JPS62243372A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、短ゲート長、短ソース・ドレイン間の微細加
工を含む半導体装置の製造方法に関するものである。

従来の技術 従来、短ゲート長、短ソース・ドレイン間の微細加工を
含む技術として、ゲートに高融点金属を用いて側壁エツ
チングする方法と、ゲート金属の側壁に絶縁膜を介して
ソース・ドレイン電極を形成する方法とで行なわれてい
る。第３図に従来例としてＧａＡｓ　ＦＥＴの製造工程
の断面模式図を示す。第３図ａにおいて半絶縁性ＧａＡ
ｓ基板１０表面上の一部に濃度３Ｘ１０”α−２，厚さ
０２μｍの活性層２を形成し、ＦＥＴのゲート部となる
ところにホトエツチング法を用いゲート長１μｍのＷＳ
ｌｏ、６より成る高融点金属膜３およびＣＶＤ−８ｉｎ
２膜４をそれぞれ４０００人、２０００人堆積する。第
３図すにおいてこのゲート部をマスクとしてホトリソ技
術を用いテ１　ｏｏｘｅｖ　、　８Ｘ１０１３Ｃｍ　２
（７）条件でイオン注入しゲート部以外の領域に高濃度
不純物層５を形成し、熱処理しオーミック領域５人とす
る。第３図ＣにおいてＣＦ４＋０２のプラズマエツチン
グよりＷＳｉ８．６のゲート長が０．５μｍとするゲー
ト電極３ムを形成する。ＣＶ　Ｄ　５ｉｎ２膜を除去し
、新たにゲート電極３ＡをおおうようにＣ１ＶＤＳｉ０
２膜６を３０００人形成する。第３図ｄにおいて（３Ｖ
Ｄ　５ｉ０２膜を反応性イオンエツチングによりゲート
電極の側壁にのみにＣＶＤ　５ｉ０２膜６人を残し。

ソース・ドレイン電極のオーミック金属Ａｕｒａ　／阻
／＊ｕ２１０００１５００／１０００Ａ−ｒ２全面蒸着
する。第３図ｅにおいてレジストヲ塗布し平坦化を行な
いイオンミリング法によりゲート部上のオーミック金属
をエツチングしソース電極８．ドレイン電極９を形成し
ＦＥＴが完成する。

発明が解決しようとする問題点 従来の技術によるＷＳｉ　（１，６のプラズマエツチン
グによる短ゲート長化は、プラズマの条件により大きな
影響がありゲート加工時の歩留りが悪くなる。

またソース電極、ドレイン電極の形成の際に用いるレジ
ストの平坦化とイオンミリングは条件等が難しく、著し
くＦＩＣＴの歩留りを悪化させている。

問題点を解決するだめの手段 本発明は、この点に鑑みてなされたもので、短ゲート長
化のために用いるプラズマエツチング等は用いず、絶縁
膜の形状により短ゲート長を実現しゲート電極’（ＨＴ
丁字形することで、平坦化とイオンミリングを用いず短
ソース・ドレイン間の微細化を実現し、ＦＩＣＴの歩留
りを向上する。

作用 本発明の半導体装置の製造方法により、ゲート部の絶縁
膜の形状を丁字形とすることで、短ゲート長化、短ソー
ス・ドレイン間の微細化を容易に実現し、ＦＩＴの歩留
りを２０係程度向上できる。

実施例 以下、本発明の半導体装置の製造方法をＧａＡｓＦＩＴ
の実施例にもとすき説明する。

第１図は本発明の一実施例を示すＣｌＡ３！ＦＩＥＴの
製造工程断面図である。

第１図ａにおいて、半絶縁性ＧａＡｓ　　基板１１に３
×１０　ｃｌｎ　のｎ型活性層１２をイオン注入および
熱処理により形成する。活性層１２の表面を覆うように
第１　］ｃｖＩ）−ｓｉｏ２膜１３′ｆ：５０００人堆
積し、ホトリン技術のＯＦ４ガスの反応性イオンエツチ
ングにより活性層１２の表面中央部にゲート形成のだめ
の幅１μｍの窓１４を形成する。第゛１図ｔ）ニオイ”
ｒ第２　（ｉ’）　Ｃｊ　Ｖ　Ｄ　−ＳｉＯ２膜１５’
ｊ５５００６を 入／分の堆積速度で基板表面に堆積する。窓部の形状は
、開口部１ｔａで０．２μｍの幅、窓底部１４ｂで０．
８μｍの幅となる。これは、ＣｖＤの反応速度が窓１４
の開口部１４ａより窓底部１４ｂの方が遅いためである
。第１図ＣにおいてＣＦ４ガスによる反応性イオンエツ
チングにより基板表面垂直にエツチングし、開口部１４
ａと同じ０．２μｍの寸法のゲート開口部１６を形成す
る。その後ＷＳｉ０．６から成る高融点金属をゲート窓
部が埋まるように基板全面に蒸着し、イオンミリングに
よりゲート部のみにＷＳｌｏ、６に残しＴ字型のゲート
電極１７を形成する。第１図ｄにおいてＣＶＤ　５ｉ０
２膜１３．１５’ｉｉ弗酸系のエツチング液で除去し、
従来のホトリソ技術により活性層１２以外にレジスト１
８を形成し、ゲート電極１７およびレジスト１８をマス
クとして１５０ＫｅＶ、　ｌＸ１０　ｃｍ　　でｓｉ２
イオン注入する。第１図ｅにおいて、レジスト１８を除
去し、８２０’Ｃ，１５分間、　ＡｓＨ３雰囲気中で熱
処理を行ない、ソース・ドレインオーミック層１９を形
成する。その後ホトリン技術とリフトオフ法を用い、ム
ｕＧｅ　／　Ｎｉ　／　Ａｕ　ｆ１３００１５００／１
０００八　法線蒸着法により蒸着することでオーミック
電極２０ｉ形成しＦＥＴが完成する。第１図ｆ、ｇは同
す、ｃの部分拡大図である。

第２図は膜厚が５０００人の第２　（７）　ＣＶ　Ｄ　
５ｉ０２膜の堆積速度による幅１μｍのゲート部の窓の
形状の変化を示す。第２図亀は堆積速度２００Å／分（
図中Ａ）と６００人／分（図中Ｂ）の場合の断面形状の
模式図である。第２図すは、第２のＣｖＤＳｉ０２膜の
堆積速度とゲート部の窓の開口部の幅１と窓底部の幅…
の関係を示す図である。第２図ａにおいて、堆積速度２
００Å／分と５００Å／分とでは窓の形状が異なり２ｏ
〇Å／への条件ではもとのゲート部窓の形状に近いが５
００Å／分の条件では窓底部が広い台形の窓が形成され
ていることがわかり、１字ゲート形成は５００人／分の
条件が良いことがわかる。まだ第２図すにおいて、７分
以上が最良であることがわかる。

なお、第１および第２の絶縁膜は０ＶＤＳｉ０２膜に限
らず、　ＳｉＮ　、　Ａきなど気相成長の堆積膜であっ
てもよい。

またゲート電極の金属はＷＳｉｑ、６に限らすＷ−Ｎ。

Ｗ−ＡＩ　、　Ｔｉ−Ｎ　、　ＭｏＳｉ　、　Ｗ　、　
Ｍｏ　　など高融点金属であればよい。

発明の効果 本発明の半導体装置の製造方法により、ゲート部の絶縁
膜の形状を２回の堆積によりＴ字型とすることで、短ゲ
ート長化を比較的容易に実現した。

まだＴ字型のゲート電極をマスクとして、オーミンク層
およびソース・ドレイン電極を形成することで短ソース
・ドレイン間の微細化を容易に実現した。以上の事によ
り、ＦＩＴの歩留りを２ｏ％程度向上できた。

【図面の簡単な説明】

第１図は本発明の一実施例のＧａＡｓＦＫＴの製造方法
を示す工程断面図、第２図は膜厚が５０００人の第２の
ＣＶＤ−５ｉ０２膜の堆積速度による幅１μｍ９・　−
７ ゲート部の窓の形状の変化を示す特性図、第３図は短ゲ
ート長化、短ソース・ドレイン間の微細化を含む従来の
ＧａＡｓＦＫＴの製造方法を示す工程断面図である。 １１・・・・・・半絶縁性Ｇａ５ｇ　基板、１２・・・
・・・活性層。 １３・・・・・・第１の絶縁膜、１６・・・・・・第２
の絶縁膜。 １７・・・・・・ゲート電極、１９・・・・・・オーミ
ック層、　２０・・・・・・オーミック電極。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名ＱＪ
　　　　　　　＋？−６ 、ノ　　　　　　　　　　　　、ノ　　　　　　　　　
　　　−第２図 第２ｔＡＣＶＤＳＬの膿禮＃逢度（１／が第３図

Claims (4)

【特許請求の範囲】
1. （１）半絶縁性半導体基板の一主面に一導電型の第１の
   半導体層を形成する工程と、前記基板表面上に第１の絶
   縁膜を堆積する工程と、前記半導体層表面上の前記第１
   の絶縁膜の中央部をエッチングして窓部を形成する工程
   と、前記窓部に窓底部が広く窓口部が狭くなるように第
   ２の絶縁膜を堆積する工程と、前記第２の絶縁膜を異方
   性エッチング窓口部と同一寸法のゲート開口部を形成す
   る工程と、前記ゲート開口部に高融点金属から成るゲー
   ト電極を形成する工程と、前記半導体層表面上の絶縁膜
   を除去する工程と、前記ゲート電極をマスクとして、前
   記ゲート電極部以外の前記半導体表面に高濃度でかつ前
   記第１の半導体層の同一導電型の第２の半導体層を形成
   する工程と、前記半導体基板を熱処理する工程と、前記
   第２の半導体層の表面上にソース電極およびドレイン電
   極とを形成する工程とを含んでなる半導体装置の製造方
   法。
2. （２）第２の絶縁膜の堆積速度が４００Å／分以上であ
   る特許請求の範囲第１項記載の半導体装置の製造方法。
3. （３）高融点金属から成るゲート電極は、第２の絶縁膜
   の窓部および開口部の形状である特許請求の範囲第１項
   記載の半導体装置の製造方法。
4. （４）ソース電極およびドレイン電極は、高融点金属か
   ら成るゲート電極をマスクとし、半導体基板表面に対し
   て法線方向に蒸着することで形成された特許請求の範囲
   第１項記載の半導体装置の製造方法。