JP3042004B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、セルフアライメントに
よる半導体装置の製造方法に関する。具体的にいうと、
本発明は、反転ゲート（ダミーゲート）法による半導体
装置の製造方法に関する。
よる半導体装置の製造方法に関する。具体的にいうと、
本発明は、反転ゲート（ダミーゲート）法による半導体
装置の製造方法に関する。
【０００２】
【従来の技術】反転ゲート（ダミーゲート）法は自己整
合プロセス（セルフアラインプロセス）の一種であっ
て、Ｔ型ゲート法と側壁ゲート法に分類される。図３
（ａ）〜（ｄ）は、従来のＴ型ゲート法による半導体装
置の製造方法を示す断面図である。従来例の製造方法に
あっては、まず、図３（ａ）に示すように、半絶縁性Ｇ
ａＡｓ基板５１の表面層にｎ型イオンを選択的に注入し
て、ｎ型イオン動作層５２を形成する。次に、図３
（ｂ）に示すように、動作層５２の中央部表面にダミー
ゲート５４ａ及び上面ゲート５４ｂを設け、このダミー
ゲート５４ａ及び上面ゲート５４ｂをマスクとしてｎ+
型イオンを注入し、前記動作層５２の両側にｎ+型イオ
ン活性層５３を形成する。ついで、上面ゲート５４ｂの
除去後、半絶縁性ＧａＡｓ基板５１の表面全面にアニー
ル用保護膜５５を被着させ、電気炉内において通常８０
０〜８５０℃で１５分間活性化アニールを行なう。ある
いは、アニール用保護膜５５を用いることなくＡｓ蒸気
によるガス圧中でアニールを行なう場合もある。次に、
図３（ｃ）に示すように、オーミック電極形成領域にお
いて、アニール用保護膜５５を部分的に除去し、そのオ
ーミック電極形成領域にＡｕ−Ｇｅ／Ｎｉ／Ａｕなどか
らなるオーミック電極５６，５７を形成する。さらに、
ＣＦ4＋Ｏ2ガスを用いた反応性イオンエッチングにより
ゲート電極形成領域のアニール用保護膜５５及びダミー
ゲート５４ａを除去し、図３（ｄ）に示すように、その
ダミーゲート除去部分にセルフアライメントによりゲー
ト電極５８を形成する。こうして、ゲート電極５８を形
成した後、反応性イオンエッチングにより生じた動作層
表面の結晶欠陥を回復させるため熱処理を行なう。
合プロセス（セルフアラインプロセス）の一種であっ
て、Ｔ型ゲート法と側壁ゲート法に分類される。図３
（ａ）〜（ｄ）は、従来のＴ型ゲート法による半導体装
置の製造方法を示す断面図である。従来例の製造方法に
あっては、まず、図３（ａ）に示すように、半絶縁性Ｇ
ａＡｓ基板５１の表面層にｎ型イオンを選択的に注入し
て、ｎ型イオン動作層５２を形成する。次に、図３
（ｂ）に示すように、動作層５２の中央部表面にダミー
ゲート５４ａ及び上面ゲート５４ｂを設け、このダミー
ゲート５４ａ及び上面ゲート５４ｂをマスクとしてｎ+
型イオンを注入し、前記動作層５２の両側にｎ+型イオ
ン活性層５３を形成する。ついで、上面ゲート５４ｂの
除去後、半絶縁性ＧａＡｓ基板５１の表面全面にアニー
ル用保護膜５５を被着させ、電気炉内において通常８０
０〜８５０℃で１５分間活性化アニールを行なう。ある
いは、アニール用保護膜５５を用いることなくＡｓ蒸気
によるガス圧中でアニールを行なう場合もある。次に、
図３（ｃ）に示すように、オーミック電極形成領域にお
いて、アニール用保護膜５５を部分的に除去し、そのオ
ーミック電極形成領域にＡｕ−Ｇｅ／Ｎｉ／Ａｕなどか
らなるオーミック電極５６，５７を形成する。さらに、
ＣＦ4＋Ｏ2ガスを用いた反応性イオンエッチングにより
ゲート電極形成領域のアニール用保護膜５５及びダミー
ゲート５４ａを除去し、図３（ｄ）に示すように、その
ダミーゲート除去部分にセルフアライメントによりゲー
ト電極５８を形成する。こうして、ゲート電極５８を形
成した後、反応性イオンエッチングにより生じた動作層
表面の結晶欠陥を回復させるため熱処理を行なう。
【０００３】
【発明が解決しようとする課題】従来例の製造方法にあ
っては、上記のように、反応性イオンエッチングにより
動作層の表面に形成された欠陥を回復させるための熱処
理は、ゲート電極を形成された後に実施されている。こ
のように、既にゲート電極が形成されていると、熱処理
温度が３００℃程度の低温でしか行なえず、この程度の
温度では動作層の結晶欠陥は完全に回復しなかった。し
たがって、従来例の製造方法では、例えばゲート−ドレ
イン間のリーク電流などのショットキー特性が悪かっ
た。
っては、上記のように、反応性イオンエッチングにより
動作層の表面に形成された欠陥を回復させるための熱処
理は、ゲート電極を形成された後に実施されている。こ
のように、既にゲート電極が形成されていると、熱処理
温度が３００℃程度の低温でしか行なえず、この程度の
温度では動作層の結晶欠陥は完全に回復しなかった。し
たがって、従来例の製造方法では、例えばゲート−ドレ
イン間のリーク電流などのショットキー特性が悪かっ
た。
【０００４】本発明は、叙上の従来例の欠点に鑑みてな
されたものであり、その目的とするところは、ＭＥＳＦ
ＥＴ等のゲート構造を有する半導体装置において、ゲー
ト下の結晶性を向上させ、ゲート−ドレイン間のリーク
電流等のショットキー特性を向上させることができる半
導体装置の製造方法を提供することにある。
されたものであり、その目的とするところは、ＭＥＳＦ
ＥＴ等のゲート構造を有する半導体装置において、ゲー
ト下の結晶性を向上させ、ゲート−ドレイン間のリーク
電流等のショットキー特性を向上させることができる半
導体装置の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板表面の動作層の上にダミーゲート
及び補助ゲートを形成する工程と、このダミーゲート及
び補助ゲートをマスクとして選択的イオン注入を行な
い、前記動作層の両側に高不純物濃度の活性層を形成す
る工程と、補助ゲート除去後に、ダミーゲートの上から
半導体基板の表面にパッシベーション膜を形成する工程
と、ドライエッチングによって前記パッシベーション膜
の電極形成領域及び前記ダミーゲートを除去する工程
と、前記ドライエッチングによってゲート電極形成領域
で基板表面を露出させた後に、前記動作層に熱処理を施
す工程と、前記熱処理前もしくは熱処理後に前記活性層
の上にオーミック電極を形成する工程と、前記熱処理後
に前記パッシベーション膜をマスクとしてダミーゲート
除去部分にゲート電極を形成する工程と、からなること
を特徴としている。
造方法は、半導体基板表面の動作層の上にダミーゲート
及び補助ゲートを形成する工程と、このダミーゲート及
び補助ゲートをマスクとして選択的イオン注入を行な
い、前記動作層の両側に高不純物濃度の活性層を形成す
る工程と、補助ゲート除去後に、ダミーゲートの上から
半導体基板の表面にパッシベーション膜を形成する工程
と、ドライエッチングによって前記パッシベーション膜
の電極形成領域及び前記ダミーゲートを除去する工程
と、前記ドライエッチングによってゲート電極形成領域
で基板表面を露出させた後に、前記動作層に熱処理を施
す工程と、前記熱処理前もしくは熱処理後に前記活性層
の上にオーミック電極を形成する工程と、前記熱処理後
に前記パッシベーション膜をマスクとしてダミーゲート
除去部分にゲート電極を形成する工程と、からなること
を特徴としている。
【０００６】
【作用】本発明にあっては、ドライエッチングによりゲ
ート電極形成部分（ダミーゲート除去部分）で基板表面
を露出させた後、ゲート電極形成前に、ドライエッチン
グにより動作層及び活性層の表面に形成された結晶欠陥
を回復させるための熱処理を行なっているので、この熱
処理を結晶欠陥を完全に回復させるのに十分な高温（例
えば、８００℃以上）で行なうことができる。しかし
て、ドライエッチングにより動作層及び活性層の表面に
形成された欠陥を完全に回復させることができるので、
ゲート−ドレイン間のリーク電流を低減させることがで
きるなど、半導体装置のショットキー特性を向上させる
ことができる。
ート電極形成部分（ダミーゲート除去部分）で基板表面
を露出させた後、ゲート電極形成前に、ドライエッチン
グにより動作層及び活性層の表面に形成された結晶欠陥
を回復させるための熱処理を行なっているので、この熱
処理を結晶欠陥を完全に回復させるのに十分な高温（例
えば、８００℃以上）で行なうことができる。しかし
て、ドライエッチングにより動作層及び活性層の表面に
形成された欠陥を完全に回復させることができるので、
ゲート−ドレイン間のリーク電流を低減させることがで
きるなど、半導体装置のショットキー特性を向上させる
ことができる。
【０００７】
【実施例】図１（ａ）〜（ｆ）は本発明の一実施例によ
る半導体装置の製造方法であって、Ｔ型ゲート法を示
す。このＴ型ゲート法においては、まず、図１（ａ）に
示すように、半絶縁性ＧａＡｓ基板１の表面にマスク２
を形成し、このマスク２の開口を通して、加速電圧６０
ｋｅＶ、ドーズ量３×１０12／ｃｍ2でＳｉイオンを半
絶縁性ＧａＡｓ基板１の表面層へ選択的に注入し、ｎ型
イオン動作層３を形成する。次に、図１（ｂ）に示すよ
うに、ｎ型イオン動作層３の中央部にＳｉＯ2からなる
ダミーゲート４ａ及び上面ゲート（補助ゲート）４ｂを
Ｔ型に設ける。そして、このダミーゲート４ａ及び上面
ゲート４ｂをマスクにして、加速電圧１５０ｋｅＶ、ド
ーズ量５×１０13／ｃｍ2でＳｉイオンを半絶縁性Ｇａ
Ａｓ基板１の表面層に注入し、高不純物濃度のｎ+型イ
オン活性層５を形成する。こうして、イオン注入を行な
った後、上面ゲート４ｂを除去し、図１（ｃ）に示すよ
うに、スパッタ法あるいはＣＶＤ法によりＳｉＮｘのパ
ッシベーション膜６を半絶縁層ＧａＡｓ基板１の表面に
堆積させる。この後、図１（ｄ）に示すように、パッシ
ベーション膜６の上に形成されたフォトレジスト７をマ
スクとし、反応性イオンエッチングにより、オーミック
電極形成部８ａ，９ａのパッシベーション膜６と、ダミ
ーゲート４ａと、ダミーゲート４ａの上のパッシベーシ
ョン膜６を除去する。この時の状態を図１（ｅ）に示
す。この状態において、Ａｓ蒸気のガス圧下の電気炉内
で８００℃、１５分間の活性化アニール処理を行ない、
イオン注入層に対する活性化アニール処理と反応性イオ
ンエッチングにより動作層表面に形成された欠陥の回復
のための熱処理を同時に行なう。この熱処理後、通常の
フォトリソグラフィ技術と蒸着技術とを用い、図１
（ｆ）に示すように、ダミーゲート除去部分１０にゲー
ト電極１１を形成し、両オーミック電極形成部８ａ，９
ａにソース及びドレイン電極となるオーミック電極８，
９を形成する。
る半導体装置の製造方法であって、Ｔ型ゲート法を示
す。このＴ型ゲート法においては、まず、図１（ａ）に
示すように、半絶縁性ＧａＡｓ基板１の表面にマスク２
を形成し、このマスク２の開口を通して、加速電圧６０
ｋｅＶ、ドーズ量３×１０12／ｃｍ2でＳｉイオンを半
絶縁性ＧａＡｓ基板１の表面層へ選択的に注入し、ｎ型
イオン動作層３を形成する。次に、図１（ｂ）に示すよ
うに、ｎ型イオン動作層３の中央部にＳｉＯ2からなる
ダミーゲート４ａ及び上面ゲート（補助ゲート）４ｂを
Ｔ型に設ける。そして、このダミーゲート４ａ及び上面
ゲート４ｂをマスクにして、加速電圧１５０ｋｅＶ、ド
ーズ量５×１０13／ｃｍ2でＳｉイオンを半絶縁性Ｇａ
Ａｓ基板１の表面層に注入し、高不純物濃度のｎ+型イ
オン活性層５を形成する。こうして、イオン注入を行な
った後、上面ゲート４ｂを除去し、図１（ｃ）に示すよ
うに、スパッタ法あるいはＣＶＤ法によりＳｉＮｘのパ
ッシベーション膜６を半絶縁層ＧａＡｓ基板１の表面に
堆積させる。この後、図１（ｄ）に示すように、パッシ
ベーション膜６の上に形成されたフォトレジスト７をマ
スクとし、反応性イオンエッチングにより、オーミック
電極形成部８ａ，９ａのパッシベーション膜６と、ダミ
ーゲート４ａと、ダミーゲート４ａの上のパッシベーシ
ョン膜６を除去する。この時の状態を図１（ｅ）に示
す。この状態において、Ａｓ蒸気のガス圧下の電気炉内
で８００℃、１５分間の活性化アニール処理を行ない、
イオン注入層に対する活性化アニール処理と反応性イオ
ンエッチングにより動作層表面に形成された欠陥の回復
のための熱処理を同時に行なう。この熱処理後、通常の
フォトリソグラフィ技術と蒸着技術とを用い、図１
（ｆ）に示すように、ダミーゲート除去部分１０にゲー
ト電極１１を形成し、両オーミック電極形成部８ａ，９
ａにソース及びドレイン電極となるオーミック電極８，
９を形成する。
【０００８】上記のように、ダミーゲート４ａを除去
後、ゲート電極１１の形成前に活性化アニール処理を行
なうことにより、８００℃以上の高温で熱処理を行なう
ことができる。したがって、反応性イオンエッチングに
より生じた動作層の結晶欠陥を完全に回復させることが
できる。また、上記実施例では、イオン注入層に対する
活性化アニール処理と反応性イオンエッチングにより生
じた欠陥の回復のための熱処理とを同時に行なっている
ので、半導体装置の製造工程を減少させることができ
る。
後、ゲート電極１１の形成前に活性化アニール処理を行
なうことにより、８００℃以上の高温で熱処理を行なう
ことができる。したがって、反応性イオンエッチングに
より生じた動作層の結晶欠陥を完全に回復させることが
できる。また、上記実施例では、イオン注入層に対する
活性化アニール処理と反応性イオンエッチングにより生
じた欠陥の回復のための熱処理とを同時に行なっている
ので、半導体装置の製造工程を減少させることができ
る。
【０００９】なお、上記図１の実施例では、アニール処
理後にオーミック電極を形成しているが、これとは逆に
アニール処理前にオーミック電極形成部８ａ，９ａにオ
ーミック接触用の金属を蒸着させてオーミック電極８，
９を形成しておき、イオン注入層に対する活性化アニー
ルと反応性イオンエッチングにより生じた欠陥の回復の
ための熱処理と、さらにオーミック電極の合金化のため
の熱処理を同時に行なうようにしてもよい。
理後にオーミック電極を形成しているが、これとは逆に
アニール処理前にオーミック電極形成部８ａ，９ａにオ
ーミック接触用の金属を蒸着させてオーミック電極８，
９を形成しておき、イオン注入層に対する活性化アニー
ルと反応性イオンエッチングにより生じた欠陥の回復の
ための熱処理と、さらにオーミック電極の合金化のため
の熱処理を同時に行なうようにしてもよい。
【００１０】図２（ａ）〜（ｆ）は、本発明の別な実施
例による半導体装置の製造方法を示す。このＴ型ゲート
法においても、反応性イオンエッチングによりパッシベ
ーション膜６の一部とダミーゲート４ａを除去し、オー
ミック電極形成部８ａ，９ａとダミーゲート除去部分１
０を形成するまでの工程は、図１の実施例と同じであ
る。こうして、オーミック電極形成部８ａ，９ａとダミ
ーゲート除去部分１０を形成した後、図２（ｅ）に示す
ように、スパッタ法やＣＶＤ法によりアニール用保護膜
１２としてＳｉＯ2膜を堆積させる。この時、アニール
用保護膜１２はゲート電極形成部の周辺領域のパッシベ
ーション膜６よりもフッ酸に対するエッチングレートが
充分高いものを選択する。ついで、危険なＡｓガスを用
いない通常の電気炉内において８００℃、１５分間の活
性化アニール処理を行なう。ついで、パッシベーション
膜６とアニール用保護膜１２のフッ酸に対するエッチン
グレートの違いを利用して、アニール用保護膜１２のみ
をフッ酸によりエッチング除去する。この後、通常のフ
ォトリソグラフィ技術と蒸着技術を用い、図２（ｆ）に
示すように、オーミック電極８，９とゲート電極１１を
形成する。
例による半導体装置の製造方法を示す。このＴ型ゲート
法においても、反応性イオンエッチングによりパッシベ
ーション膜６の一部とダミーゲート４ａを除去し、オー
ミック電極形成部８ａ，９ａとダミーゲート除去部分１
０を形成するまでの工程は、図１の実施例と同じであ
る。こうして、オーミック電極形成部８ａ，９ａとダミ
ーゲート除去部分１０を形成した後、図２（ｅ）に示す
ように、スパッタ法やＣＶＤ法によりアニール用保護膜
１２としてＳｉＯ2膜を堆積させる。この時、アニール
用保護膜１２はゲート電極形成部の周辺領域のパッシベ
ーション膜６よりもフッ酸に対するエッチングレートが
充分高いものを選択する。ついで、危険なＡｓガスを用
いない通常の電気炉内において８００℃、１５分間の活
性化アニール処理を行なう。ついで、パッシベーション
膜６とアニール用保護膜１２のフッ酸に対するエッチン
グレートの違いを利用して、アニール用保護膜１２のみ
をフッ酸によりエッチング除去する。この後、通常のフ
ォトリソグラフィ技術と蒸着技術を用い、図２（ｆ）に
示すように、オーミック電極８，９とゲート電極１１を
形成する。
【００１１】なお、図２の実施例においても、アニール
処理前にオーミック金属を蒸着させておき、活性化アニ
ール処理とオーミック電極の合金化を同時に行なわせて
も良い。
処理前にオーミック金属を蒸着させておき、活性化アニ
ール処理とオーミック電極の合金化を同時に行なわせて
も良い。
【００１２】また、上記各実施例では、Ｔ型ゲート法に
ついて説明したが、本発明は、側壁ゲート法においても
実施することができる。
ついて説明したが、本発明は、側壁ゲート法においても
実施することができる。
【００１３】
【発明の効果】本発明によれば、ダミーゲート除去後、
ゲート電極形成前に活性化アニール処理を行なうように
したので、ドライエッチングにより生じた欠陥を回復さ
せるのに充分な高温で熱処理を行なうことができる。し
たがって、ドライエッチングにより動作層表面に発生し
た欠陥を完全に回復させることができ、ゲート−ドレイ
ン間のリーク電流を低減させることができるなど、ショ
ットキー特性を向上させることができる。
ゲート電極形成前に活性化アニール処理を行なうように
したので、ドライエッチングにより生じた欠陥を回復さ
せるのに充分な高温で熱処理を行なうことができる。し
たがって、ドライエッチングにより動作層表面に発生し
た欠陥を完全に回復させることができ、ゲート−ドレイ
ン間のリーク電流を低減させることができるなど、ショ
ットキー特性を向上させることができる。
【図１】（ａ）〜（ｆ）は、本発明の第一の実施例によ
る半導体装置の製造方法を示す断面図である。
る半導体装置の製造方法を示す断面図である。
【図２】（ａ）〜（ｆ）は、本発明の別な実施例による
半導体装置の製造方法を示す断面図である。
半導体装置の製造方法を示す断面図である。
【図３】（ａ）〜（ｄ）は、従来例による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
１ 半絶縁性ＧａＡｓ基板 ３ 動作層 ４ａ ダミーゲート ４ｂ 上面ゲート ５ 活性層 ６ パッシベーション膜 ８，９ オーミック電極 １１ ゲート電極
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/337 - 21/338 H01L 21/26 - 21/268 H01L 21/28 - 21/288 H01L 29/80 - 29/812 H01L 29/872
Claims (1)
- 【請求項１】 半導体基板表面の動作層の上にダミーゲ
ート及び補助ゲートを形成する工程と、 このダミーゲート及び補助ゲートをマスクとして選択的
イオン注入を行ない、前記動作層の両側に高不純物濃度
の活性層を形成する工程と、 補助ゲート除去後に、ダミーゲートの上から半導体基板
の表面にパッシベーション膜を形成する工程と、 ドライエッチングによって前記パッシベーション膜の電
極形成領域及び前記ダミーゲートを除去する工程と、前記ドライエッチングによってゲート電極形成領域で基
板表面を露出させた後に 、前記動作層に熱処理を施す工
程と、 前記熱処理前もしくは熱処理後に前記活性層の上にオー
ミック電極を形成する工程と、 前記熱処理後に前記パッシベーション膜をマスクとして
ダミーゲート除去部分にゲート電極を形成する工程と、
からなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3089633A JP3042004B2 (ja) | 1991-03-27 | 1991-03-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3089633A JP3042004B2 (ja) | 1991-03-27 | 1991-03-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04299537A JPH04299537A (ja) | 1992-10-22 |
| JP3042004B2 true JP3042004B2 (ja) | 2000-05-15 |
Family
ID=13976172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3089633A Expired - Fee Related JP3042004B2 (ja) | 1991-03-27 | 1991-03-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3042004B2 (ja) |
-
1991
- 1991-03-27 JP JP3089633A patent/JP3042004B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04299537A (ja) | 1992-10-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |