JPH079913B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH079913B2 JPH079913B2 JP60142583A JP14258385A JPH079913B2 JP H079913 B2 JPH079913 B2 JP H079913B2 JP 60142583 A JP60142583 A JP 60142583A JP 14258385 A JP14258385 A JP 14258385A JP H079913 B2 JPH079913 B2 JP H079913B2
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- gate
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はショットキ接合を用いた電界効果トランジスタ
の製造方法に関するものである。
の製造方法に関するものである。
従来、この種の電界効果トランジスタの製作には自己整
合技術を用いたイオン注入法が広く採用されている。そ
してかかるイオン注入法はダミーゲート法と耐熱ゲート
法の２種類に大別される。
合技術を用いたイオン注入法が広く採用されている。そ
してかかるイオン注入法はダミーゲート法と耐熱ゲート
法の２種類に大別される。
ダミーゲート法は、例えば文献「セルフアライン イン
プランテーション フォー ｎ＋レイヤー テクノロジ
ー フォー ハイスピード GaAsICs」（K.Yamasaki,K.
Asai,T.Mizutani,K.Kurumada,“Self-Align Inplantati
on for n-Layer Technology for High Speed GaAs ICs"
Electonics Letters,Vol8,no7,（1982）pp299）に記載
されており、ここでは第４図を用いて簡単に説明する。
まず、基板11の主表面に形成された能動層12上のイオン
注入熱処理保護用絶縁膜14の上にレジスト層によるダミ
ーゲート15を形成し、これをマスクとしてイオン注入す
ることにより高濃度ｎ＋層13を形成する（第４図
（ａ））。次に、ダミーゲート15の反転パターンを絶縁
膜16で形成してイオン注入の活性化を行なう（同図
（ｂ））。そして最後にオーミック17,ショットキ18の
各電極層をマスク合わせで形成する（同図（ｃ））。
プランテーション フォー ｎ＋レイヤー テクノロジ
ー フォー ハイスピード GaAsICs」（K.Yamasaki,K.
Asai,T.Mizutani,K.Kurumada,“Self-Align Inplantati
on for n-Layer Technology for High Speed GaAs ICs"
Electonics Letters,Vol8,no7,（1982）pp299）に記載
されており、ここでは第４図を用いて簡単に説明する。
まず、基板11の主表面に形成された能動層12上のイオン
注入熱処理保護用絶縁膜14の上にレジスト層によるダミ
ーゲート15を形成し、これをマスクとしてイオン注入す
ることにより高濃度ｎ＋層13を形成する（第４図
（ａ））。次に、ダミーゲート15の反転パターンを絶縁
膜16で形成してイオン注入の活性化を行なう（同図
（ｂ））。そして最後にオーミック17,ショットキ18の
各電極層をマスク合わせで形成する（同図（ｃ））。
一方、耐熱ゲート法は例えば文献「上野，古塚，東坂，
“ｎ＋セルフアライン側壁アシスト短電極間構造FETの
特性”昭和60年度電子通信学会総合全国大会講演論文集
２−３」に記載されている。これを第５図を用いて簡単
に説明する。能動層22が形成されている基板21の主表面
にＷ系耐熱ゲート24をマスクとして高濃度ｎ＋層23をイ
オン注入により形成する（第５図（ａ））。次に、絶縁
膜25を被覆後イオン注入の活性化を行ない、耐熱ゲート
24側壁に付着した絶縁膜25′を残すように方向性のある
エッチングを行なう（同図（ｂ））。次に、オーミック
電極金属層26を全面に形成した後ホトレジスト層27を塗
布して平坦化し、このホトレジスト層27をエッチングし
てゲート電極24上のオーミック電極金属26を露出させ、
さらにこの露出したオーミック電極金属26をエッチング
してソース，ゲート，ドレインの各電極を分離する（同
図（ｃ））。
“ｎ＋セルフアライン側壁アシスト短電極間構造FETの
特性”昭和60年度電子通信学会総合全国大会講演論文集
２−３」に記載されている。これを第５図を用いて簡単
に説明する。能動層22が形成されている基板21の主表面
にＷ系耐熱ゲート24をマスクとして高濃度ｎ＋層23をイ
オン注入により形成する（第５図（ａ））。次に、絶縁
膜25を被覆後イオン注入の活性化を行ない、耐熱ゲート
24側壁に付着した絶縁膜25′を残すように方向性のある
エッチングを行なう（同図（ｂ））。次に、オーミック
電極金属層26を全面に形成した後ホトレジスト層27を塗
布して平坦化し、このホトレジスト層27をエッチングし
てゲート電極24上のオーミック電極金属26を露出させ、
さらにこの露出したオーミック電極金属26をエッチング
してソース，ゲート，ドレインの各電極を分離する（同
図（ｃ））。
ところが前者の方法によるFETは、電極がマスク合わせ
により形成されるため、そのためのスペース的な余裕が
必要であり、素子微細化の障害となっていた。さらに、
第４図（ｃ）から明らかなように、高濃度ｎ＋層13とゲ
ート電極18とが絶縁膜14,16を介して一部重畳している
ため、両者間に付加容量が形成されてしまうという欠点
があった。
により形成されるため、そのためのスペース的な余裕が
必要であり、素子微細化の障害となっていた。さらに、
第４図（ｃ）から明らかなように、高濃度ｎ＋層13とゲ
ート電極18とが絶縁膜14,16を介して一部重畳している
ため、両者間に付加容量が形成されてしまうという欠点
があった。
また、後者の方法によるFETは耐熱ゲート金属の抵抗が
高いため望ましい高周波特性を得ることができない。さ
らに、イオン注入の活性化熱処理時にGaAs表面を耐熱ゲ
ート金属と絶縁膜という２種類の材料が覆っているた
め、それぞれの熱膨張係数の差異からゲート端のGaAs表
面に歪が生じやすく、そのために、高濃度ｎ＋層23の異
常拡散を引き起こし、ゲート長を短縮できないという欠
点を有していた。その上、第５図（ｃ）に示すように高
濃度ｎ＋層23とゲート電極24とが重畳しているため、ダ
ミーゲート法による場合以上に両者の間に容量が生じて
しまうという欠点があった。
高いため望ましい高周波特性を得ることができない。さ
らに、イオン注入の活性化熱処理時にGaAs表面を耐熱ゲ
ート金属と絶縁膜という２種類の材料が覆っているた
め、それぞれの熱膨張係数の差異からゲート端のGaAs表
面に歪が生じやすく、そのために、高濃度ｎ＋層23の異
常拡散を引き起こし、ゲート長を短縮できないという欠
点を有していた。その上、第５図（ｃ）に示すように高
濃度ｎ＋層23とゲート電極24とが重畳しているため、ダ
ミーゲート法による場合以上に両者の間に容量が生じて
しまうという欠点があった。
本発明の製造方法はソース，ゲート，ドレインの各電極
の形成およびソース，ドレイン下の高濃度層の形成を全
て自己整合により行うものであり、さらに、高濃度層形
成時のイオン活性化熱処理時には基板主面全体に単一の
絶縁膜を被着するものである。そして、上記のような新
規な電界効果トランジスタを特殊な技術を用いることな
く既存の製造技術の有機的な組み合わせにより容易に製
造するものである。
の形成およびソース，ドレイン下の高濃度層の形成を全
て自己整合により行うものであり、さらに、高濃度層形
成時のイオン活性化熱処理時には基板主面全体に単一の
絶縁膜を被着するものである。そして、上記のような新
規な電界効果トランジスタを特殊な技術を用いることな
く既存の製造技術の有機的な組み合わせにより容易に製
造するものである。
本発明の製造方法はマスク合わせ技術を一切利用しない
のでマスク合わせのための余裕が不要となり、結果物で
ある電界効果トランジスタが微細化される。また、イオ
ン活性化熱処理時には基板主面全体に単一の絶縁膜が被
着されているので歪の局在化が発生せず高濃度半導体層
の異常拡散が生じない。
のでマスク合わせのための余裕が不要となり、結果物で
ある電界効果トランジスタが微細化される。また、イオ
ン活性化熱処理時には基板主面全体に単一の絶縁膜が被
着されているので歪の局在化が発生せず高濃度半導体層
の異常拡散が生じない。
以下、実施例と共に本発明を詳細に説明する。
第１図（ａ）〜（ｈ）は本発明の一実施例を示す断面図
であり、同図（ｈ）は本実施例の完成時の状態を、同図
（ａ）〜（ｇ）は本実施例の製造工程における状態をそ
れぞれ示している。
であり、同図（ｈ）は本実施例の完成時の状態を、同図
（ａ）〜（ｇ）は本実施例の製造工程における状態をそ
れぞれ示している。
同図（ａ）において、半絶縁性GaAs基板30上にイオン注
入法等により形成されたｎ形能動層（キャリア濃度〜10
17cm-3，厚さ〜0.1μｍ）31上に、後述する高濃度層形
成時の半導体表面保護用としてSi3N4の絶縁膜32を化学
気相成長法（CVD法）、スパッタ法等により厚さ0.1〜0.
5μｍ程度に全面に形成する。ついで、ダミーゲートと
なるSi3N4等の絶縁膜、Mo,Ta,W,WSi等の金属層あるいは
Si,Ge等の半導体層をCVD法やスパッタ法等により厚さ0.
3〜1.0μｍ程度に全面に被着した後、ホトレジスト層34
をゲート形状にパタン化する。
入法等により形成されたｎ形能動層（キャリア濃度〜10
17cm-3，厚さ〜0.1μｍ）31上に、後述する高濃度層形
成時の半導体表面保護用としてSi3N4の絶縁膜32を化学
気相成長法（CVD法）、スパッタ法等により厚さ0.1〜0.
5μｍ程度に全面に形成する。ついで、ダミーゲートと
なるSi3N4等の絶縁膜、Mo,Ta,W,WSi等の金属層あるいは
Si,Ge等の半導体層をCVD法やスパッタ法等により厚さ0.
3〜1.0μｍ程度に全面に被着した後、ホトレジスト層34
をゲート形状にパタン化する。
次に、ホトレジスト層34をマスクとして絶縁膜あるいは
金属層33の不要部分をエッチング除去してダミーゲート
33′を形成する。このとき、ダミーゲート33′はホトレ
ジスト層34よりも0.1〜0.5μｍ程度アンダーカットが入
るようにする。このようなダミーゲート33′の加工は、
公知の化学エッチングあるいはCF4等のフロン系ガスを
用いた反応性イオンエッチング（RIE）等により制御性
よくできる。ついで、ホトレジスト層34をマスクとして
キャリア濃度1018cm-3以上の高濃度ｎ＋層35をイオン注
入法（例えばSi＋イオンを50〜200KVの加速電圧で1014c
m-2の面密度だけ注入する）により形成する（同図
（ｂ））。
金属層33の不要部分をエッチング除去してダミーゲート
33′を形成する。このとき、ダミーゲート33′はホトレ
ジスト層34よりも0.1〜0.5μｍ程度アンダーカットが入
るようにする。このようなダミーゲート33′の加工は、
公知の化学エッチングあるいはCF4等のフロン系ガスを
用いた反応性イオンエッチング（RIE）等により制御性
よくできる。ついで、ホトレジスト層34をマスクとして
キャリア濃度1018cm-3以上の高濃度ｎ＋層35をイオン注
入法（例えばSi＋イオンを50〜200KVの加速電圧で1014c
m-2の面密度だけ注入する）により形成する（同図
（ｂ））。
次に、ホトレジスト層34を除去し、CVD法あるいはスパ
ッタ法等によりSiO2の絶縁膜36を0.1〜0.5μｍ程度被着
する。このとき、絶縁膜36がダミーゲート33′の側壁に
もほぼ同じ厚さだけ堆積する。ついで、イオン注入され
た高濃度ｎ＋層35を700〜900℃で５〜30分間の活性化熱
処理を行なう。このとき、高濃度ｎ＋層35は注入時のマ
スク端から0.1〜0.2μｍ程度主平面方向に拡散する。ま
た、基板30の表面は絶縁膜32が均一に覆っているため、
活性化熱処理による歪が局在することはない。さらに、
本実施例では絶縁膜32と絶縁膜36とがそれぞれSi3N4，S
iO2であるので、応力が引張応力と圧縮応力との逆方向
に働くため基板30の表面には歪が入り難くなる（同図
（ｃ））。
ッタ法等によりSiO2の絶縁膜36を0.1〜0.5μｍ程度被着
する。このとき、絶縁膜36がダミーゲート33′の側壁に
もほぼ同じ厚さだけ堆積する。ついで、イオン注入され
た高濃度ｎ＋層35を700〜900℃で５〜30分間の活性化熱
処理を行なう。このとき、高濃度ｎ＋層35は注入時のマ
スク端から0.1〜0.2μｍ程度主平面方向に拡散する。ま
た、基板30の表面は絶縁膜32が均一に覆っているため、
活性化熱処理による歪が局在することはない。さらに、
本実施例では絶縁膜32と絶縁膜36とがそれぞれSi3N4，S
iO2であるので、応力が引張応力と圧縮応力との逆方向
に働くため基板30の表面には歪が入り難くなる（同図
（ｃ））。
次に、RIE等の方向性のあるエッチング法により絶縁膜3
6,32をエッチングし、基板30の高濃度ｎ＋層35の表面お
よびダミーゲート33′の表面を露出させる。このとき、
ダミーゲート33′の側壁には絶縁膜36′が残っている。
ついで、AuGe合金等のオーミック接触となる金属層37を
全面に0.1〜0.5μｍ程度蒸着し、さらに、ホトレジスト
材38等の有機材料をその表面が平坦となるように全面に
0.5〜５μｍ程度塗布する。そして、ホトレジスト材38
を表面から均一にエッチングしてダミーゲート33′上の
オーミック金属層37を露出せしめる。ここでのホトレジ
スト材38のエッチングは、O2等のプラズマ（たとえば圧
力0.5Torr,電力100Wの条件）を用いることにより容易に
行える（同図（ｄ））。
6,32をエッチングし、基板30の高濃度ｎ＋層35の表面お
よびダミーゲート33′の表面を露出させる。このとき、
ダミーゲート33′の側壁には絶縁膜36′が残っている。
ついで、AuGe合金等のオーミック接触となる金属層37を
全面に0.1〜0.5μｍ程度蒸着し、さらに、ホトレジスト
材38等の有機材料をその表面が平坦となるように全面に
0.5〜５μｍ程度塗布する。そして、ホトレジスト材38
を表面から均一にエッチングしてダミーゲート33′上の
オーミック金属層37を露出せしめる。ここでのホトレジ
スト材38のエッチングは、O2等のプラズマ（たとえば圧
力0.5Torr,電力100Wの条件）を用いることにより容易に
行える（同図（ｄ））。
次に、イオンミーリング等の方法によりホトレジスト材
38をマスクとしてダミーゲート33′および絶縁膜36′上
のオーミック金属層37をエッチングし、ダミーゲート3
3′および絶縁膜36′を露出する（同図（ｅ））。
38をマスクとしてダミーゲート33′および絶縁膜36′上
のオーミック金属層37をエッチングし、ダミーゲート3
3′および絶縁膜36′を露出する（同図（ｅ））。
次ぎに、ダミーゲート33′の側壁に付着している絶縁膜
36′およびオーミック金属37a,37b上のホトレジスト材3
8a,38bをマスクとしてダミーゲート33′と絶縁膜32とを
選択的にエッチングしてゲート領域となる基板30表面を
露出させる（同図（ｆ））。
36′およびオーミック金属37a,37b上のホトレジスト材3
8a,38bをマスクとしてダミーゲート33′と絶縁膜32とを
選択的にエッチングしてゲート領域となる基板30表面を
露出させる（同図（ｆ））。
次に、ホトレジスト材38a,38bをO2プラズマ等で除去
し、全面にTi/Pt/Au等のショットキ接合となる金属層39
をスパッタ法や蒸着法等により厚さ0.1〜１μｍ程度被
着する。ついで、ホトレジスト材60等の有機材料をその
表面が平坦となるように全面に0.5〜５μｍ程度塗布
し、ホトレジスト材60を表面から均一にエッチングして
絶縁膜36′上の金属層39を露出せしめる（同図
（ｇ））。
し、全面にTi/Pt/Au等のショットキ接合となる金属層39
をスパッタ法や蒸着法等により厚さ0.1〜１μｍ程度被
着する。ついで、ホトレジスト材60等の有機材料をその
表面が平坦となるように全面に0.5〜５μｍ程度塗布
し、ホトレジスト材60を表面から均一にエッチングして
絶縁膜36′上の金属層39を露出せしめる（同図
（ｇ））。
そして、ホトレジスト材60をマスクとして絶縁膜36′上
の金属層39をエッチングし、ショットキ金属39をソース
電極39a,ドレイン電極39b,ゲート電極39cに分離してFET
が完成する（同図（ｈ））。
の金属層39をエッチングし、ショットキ金属39をソース
電極39a,ドレイン電極39b,ゲート電極39cに分離してFET
が完成する（同図（ｈ））。
第２図（ａ）〜（ｇ）は本発明の第２の実施例を示す断
面図であり、同図（ｇ）は本実施例の完成時の状態を、
同図（ａ）〜（ｆ）は本実施例の製造工程における状態
をそれぞれ示している。
面図であり、同図（ｇ）は本実施例の完成時の状態を、
同図（ａ）〜（ｆ）は本実施例の製造工程における状態
をそれぞれ示している。
半絶縁性GaAs基板40の一主面に形成されたｎ形能動層
（キャリア濃度〜1017cm-3，厚さ〜0.1μｍ）41上にCVD
法またはスパッタ法等によりSi3N4の絶縁膜42を0.1〜0.
2μｍの厚さに全面に形成する。ついで、絶縁膜42上に
ダミーゲート43をSi3N4，SiO2等の絶縁膜、Mo,Ta,Ti,W,
WSi等の金属層あるいはSi,Ge等の半導体層で0.3〜1.0μ
ｍ程度に形成する。なお、このとき、ダミーゲート43は
基板40の主表面に対して直立するように形成する。その
後、CVD法またはスパッタ法によりSiO2の絶縁膜44をダ
ミーゲート43の側壁にも付着するように0.1〜0.5μｍ程
度の厚さに形成する（第２図（ａ））。
（キャリア濃度〜1017cm-3，厚さ〜0.1μｍ）41上にCVD
法またはスパッタ法等によりSi3N4の絶縁膜42を0.1〜0.
2μｍの厚さに全面に形成する。ついで、絶縁膜42上に
ダミーゲート43をSi3N4，SiO2等の絶縁膜、Mo,Ta,Ti,W,
WSi等の金属層あるいはSi,Ge等の半導体層で0.3〜1.0μ
ｍ程度に形成する。なお、このとき、ダミーゲート43は
基板40の主表面に対して直立するように形成する。その
後、CVD法またはスパッタ法によりSiO2の絶縁膜44をダ
ミーゲート43の側壁にも付着するように0.1〜0.5μｍ程
度の厚さに形成する（第２図（ａ））。
次に、RIE等の異方性のあるエッチング法によりダミー
ゲート43の側壁に付着した絶縁膜44′のみを残すように
絶縁膜44を除去する。このときの絶縁膜44′の厚さｔは
0.1〜0.5μｍとなっている。ついで、イオン注入法（例
えばSi＋イオンを50〜200KVの加速電圧で1014cm-2の面
密度だけ注入する）により、高濃度ｎ＋層45（キャリア
濃度1018cm-3以上）をダミーゲート43および絶縁膜44′
をマスクとして形成する。その後イオン注入の活性化熱
処理を750〜900℃で５〜30分間行なう。このとき、高濃
度ｎ＋層45は主面方向に0.1〜0.2μｍ程度拡散してい
る。また、基板40の表面は絶縁膜42により均一に覆われ
た状態となっているため、この熱処理によっても歪が局
在化しない（同図（ｂ））。
ゲート43の側壁に付着した絶縁膜44′のみを残すように
絶縁膜44を除去する。このときの絶縁膜44′の厚さｔは
0.1〜0.5μｍとなっている。ついで、イオン注入法（例
えばSi＋イオンを50〜200KVの加速電圧で1014cm-2の面
密度だけ注入する）により、高濃度ｎ＋層45（キャリア
濃度1018cm-3以上）をダミーゲート43および絶縁膜44′
をマスクとして形成する。その後イオン注入の活性化熱
処理を750〜900℃で５〜30分間行なう。このとき、高濃
度ｎ＋層45は主面方向に0.1〜0.2μｍ程度拡散してい
る。また、基板40の表面は絶縁膜42により均一に覆われ
た状態となっているため、この熱処理によっても歪が局
在化しない（同図（ｂ））。
次に、ダミーゲート43および絶縁膜44′をマスクとして
絶縁膜42をエッチングし、ソースおよびドレイン領域を
開口した後、AuGe合金等のオーミック電極金属46を蒸着
法等で全面に厚さ0.1〜0.5μｍ程度に形成する。なお、
このとき高濃度ｎ＋層45は上述したように絶縁膜44′の
端から主面方向に0.1〜0.2μｍ程度拡散しているため、
オーミック電極金属46がゲート領域41上に直接形成され
ることはない。ついで、ホトレジスト材等の有機材料47
を厚さ１〜５μｍ程度に全面に塗布してその表面を平坦
化した後、このホトレジスト材47をその表面から均一に
エッチング除去してゆき、ダミーゲート43および絶縁膜
44′上のオーミック電極金属46を露出させる。このとき
のホトレジスト材47のエッチングは、第１実施例の場合
と同様にO2プラズマ（たとえば圧力0.5Torr,電力100Wの
条件）等で容易に行なうことができる（同図（ｃ））。
絶縁膜42をエッチングし、ソースおよびドレイン領域を
開口した後、AuGe合金等のオーミック電極金属46を蒸着
法等で全面に厚さ0.1〜0.5μｍ程度に形成する。なお、
このとき高濃度ｎ＋層45は上述したように絶縁膜44′の
端から主面方向に0.1〜0.2μｍ程度拡散しているため、
オーミック電極金属46がゲート領域41上に直接形成され
ることはない。ついで、ホトレジスト材等の有機材料47
を厚さ１〜５μｍ程度に全面に塗布してその表面を平坦
化した後、このホトレジスト材47をその表面から均一に
エッチング除去してゆき、ダミーゲート43および絶縁膜
44′上のオーミック電極金属46を露出させる。このとき
のホトレジスト材47のエッチングは、第１実施例の場合
と同様にO2プラズマ（たとえば圧力0.5Torr,電力100Wの
条件）等で容易に行なうことができる（同図（ｃ））。
次に、Arイオンのミーリング法（例えば加速電圧300〜1
000V,圧力２×10-4Torr程度の条件で良い）等により露
出したオーミック電極金属46をエッチングし、ソース電
極46aおよびドレイン電極46bをダミーゲート43および絶
縁膜44′を挟んで自己整合的に分離して形成すると共に
ダミーゲート43の表面を露出させる（同図（ｄ））。
000V,圧力２×10-4Torr程度の条件で良い）等により露
出したオーミック電極金属46をエッチングし、ソース電
極46aおよびドレイン電極46bをダミーゲート43および絶
縁膜44′を挟んで自己整合的に分離して形成すると共に
ダミーゲート43の表面を露出させる（同図（ｄ））。
次に、露出したダミーゲート43を選択的にエッチング
し、さらに、絶縁膜44′をマスクとして絶縁膜42をエッ
チングして基板40表面のゲート領域を露出する。このと
き、ダミーゲート43の材料にSi3N4からなる絶縁物、Mo,
Ta,Ti,W,WSi等の金属またはSi,Ge等の半導体を用い、絶
縁膜44′にSiO2を用いているので、CF4等のフロンガス
によるRIE等で十分な選択エッチングが可能である。な
お、ソース電極46aおよびドレイン電極46b上にはホトレ
ジスト材47a,47bがそれぞれ残っており、ダミーゲート4
3および絶縁膜42のエッチングの際の保護材となってい
る（同図（ｅ））。
し、さらに、絶縁膜44′をマスクとして絶縁膜42をエッ
チングして基板40表面のゲート領域を露出する。このと
き、ダミーゲート43の材料にSi3N4からなる絶縁物、Mo,
Ta,Ti,W,WSi等の金属またはSi,Ge等の半導体を用い、絶
縁膜44′にSiO2を用いているので、CF4等のフロンガス
によるRIE等で十分な選択エッチングが可能である。な
お、ソース電極46aおよびドレイン電極46b上にはホトレ
ジスト材47a,47bがそれぞれ残っており、ダミーゲート4
3および絶縁膜42のエッチングの際の保護材となってい
る（同図（ｅ））。
次に、ホトレジスト材47a,47bを除去し、全面にショッ
トキ金属48となるAl,Ti/Pt/Au等をスパッタ法または蒸
着法により厚さ0.1〜１μｍ程度被着する。なお、ショ
ットキ金属48としてAlを用いる場合は、オーミック電極
金属46のAuとの反応を避けるためにオーミック電極金属
46の最上層をNi,Ti,Mo,W,Pt等で保護しておく。つい
で、ショットキ金属48をゲート電極として分離するため
に第１実施例と同様にホトレジスト材を用いた平坦化法
を用いる。すなわち、ホトレジスト材49等の有機材料を
その表面が平坦となるように全面に0.5〜５μｍ程度塗
布し、O2プラズマ等によりホトレジスト材49を表面から
均一にエッチングして絶縁膜44′上の金属層48を露出せ
しめる（同図（ｆ））。
トキ金属48となるAl,Ti/Pt/Au等をスパッタ法または蒸
着法により厚さ0.1〜１μｍ程度被着する。なお、ショ
ットキ金属48としてAlを用いる場合は、オーミック電極
金属46のAuとの反応を避けるためにオーミック電極金属
46の最上層をNi,Ti,Mo,W,Pt等で保護しておく。つい
で、ショットキ金属48をゲート電極として分離するため
に第１実施例と同様にホトレジスト材を用いた平坦化法
を用いる。すなわち、ホトレジスト材49等の有機材料を
その表面が平坦となるように全面に0.5〜５μｍ程度塗
布し、O2プラズマ等によりホトレジスト材49を表面から
均一にエッチングして絶縁膜44′上の金属層48を露出せ
しめる（同図（ｆ））。
次に、露出したショットキ金属48をRIE,イオンミーリン
グまたは化学エッチング等により除去し、ゲート電極48
cをソース電極48a,ドレイン電極48bから電気的に分離す
ることにより、高濃度ｎ＋層45とソース，ゲート，ドレ
インの各電極とが自己整合されたFETが完成する（同図
（ｇ））。
グまたは化学エッチング等により除去し、ゲート電極48
cをソース電極48a,ドレイン電極48bから電気的に分離す
ることにより、高濃度ｎ＋層45とソース，ゲート，ドレ
インの各電極とが自己整合されたFETが完成する（同図
（ｇ））。
第３図（ａ）〜（ｅ）は本発明の第３の実施例を示す断
面図であり、同図（ｅ）は本実施例の完成時の状態を、
同図（ａ）〜（ｄ）は本実施例の製造工程における状態
をそれぞれ示している。
面図であり、同図（ｅ）は本実施例の完成時の状態を、
同図（ａ）〜（ｄ）は本実施例の製造工程における状態
をそれぞれ示している。
半絶縁性GaAs基板50の主表面に形成されたｎ形能動層51
上に、CVD法またはスパッタ法等によりSi3N4の絶縁膜52
を0.1〜0.2μｍの厚さに全面に形成する。絶縁膜52上に
ダミーゲートとなるホトレジスト材等の有機材料53を厚
さ0.3〜２μm,長さ１μｍ程度で主表面に対して直立す
るように形成する。ついで、SiO2の絶縁膜54をダミーゲ
ート53の側壁にも付着するように全面に厚さ0.1〜0.5μ
ｍ程度形成する。なお、絶縁膜54の形成温度はダミーゲ
ート53が熱的に変形しないために200℃以下とすること
が望ましい（第３図（ａ））。
上に、CVD法またはスパッタ法等によりSi3N4の絶縁膜52
を0.1〜0.2μｍの厚さに全面に形成する。絶縁膜52上に
ダミーゲートとなるホトレジスト材等の有機材料53を厚
さ0.3〜２μm,長さ１μｍ程度で主表面に対して直立す
るように形成する。ついで、SiO2の絶縁膜54をダミーゲ
ート53の側壁にも付着するように全面に厚さ0.1〜0.5μ
ｍ程度形成する。なお、絶縁膜54の形成温度はダミーゲ
ート53が熱的に変形しないために200℃以下とすること
が望ましい（第３図（ａ））。
次に、RIE等の異方性のあるエッチング法により、ダミ
ーゲート53の側壁に付着した絶縁膜54′のみを残すよう
に絶縁膜54をエッチングする。このとき、絶縁膜54′の
厚さｔは0.1〜0.5μｍとなる。ついで、イオン注入法に
より高濃度ｎ＋層55をダミーゲート53および絶縁膜54′
をマスクとして形成する（同図（ｂ））。
ーゲート53の側壁に付着した絶縁膜54′のみを残すよう
に絶縁膜54をエッチングする。このとき、絶縁膜54′の
厚さｔは0.1〜0.5μｍとなる。ついで、イオン注入法に
より高濃度ｎ＋層55をダミーゲート53および絶縁膜54′
をマスクとして形成する（同図（ｂ））。
次に、ダミーゲート53をO2プラズマ等で除去後、イオン
注入の活性化熱処理を750〜900℃で５〜30分間行なう。
このときの基板50の表面は第１および第２実施例と同様
に絶縁膜52が均一に覆った状態となっており、歪の局材
化が防止されている。また、このとき、イオン注入によ
る高濃度ｎ＋層55は活性化熱処理により主面方向に0.1
〜0.2μｍ程度拡散している。ついで、ホトレジスト材
等の有機材料56を厚さ0.1〜１μｍ程度に全面に塗布す
る。このとき、ゲート領域は絶縁膜54′が１μｍ程度の
狭い間隔で対峙しているため他の領域よりもホトレジス
ト材56が溜りやすく、例えば代表的なホトレジストであ
るAZ−1350を用いた場合、平坦部（高濃度ｎ＋層55上）
に0.3μｍの厚さに塗布したときにゲート領域には絶縁
膜54′とほぼ同じ高さにすなわち１μｍ程度にも厚く溜
る（同図（ｃ））。
注入の活性化熱処理を750〜900℃で５〜30分間行なう。
このときの基板50の表面は第１および第２実施例と同様
に絶縁膜52が均一に覆った状態となっており、歪の局材
化が防止されている。また、このとき、イオン注入によ
る高濃度ｎ＋層55は活性化熱処理により主面方向に0.1
〜0.2μｍ程度拡散している。ついで、ホトレジスト材
等の有機材料56を厚さ0.1〜１μｍ程度に全面に塗布す
る。このとき、ゲート領域は絶縁膜54′が１μｍ程度の
狭い間隔で対峙しているため他の領域よりもホトレジス
ト材56が溜りやすく、例えば代表的なホトレジストであ
るAZ−1350を用いた場合、平坦部（高濃度ｎ＋層55上）
に0.3μｍの厚さに塗布したときにゲート領域には絶縁
膜54′とほぼ同じ高さにすなわち１μｍ程度にも厚く溜
る（同図（ｃ））。
次、O2プラズマを用いて平坦部のホトレジスト材56が無
くなるまでエッチングし、ダミーゲートとなるホトレジ
スト材56′を残す（同図（ｄ））。
くなるまでエッチングし、ダミーゲートとなるホトレジ
スト材56′を残す（同図（ｄ））。
次に、第２図（ｃ）〜（ｆ）を用いて述べたオーミック
電極およびショットキ電極の形成工程により高濃度ｎ＋
層55とソース58a,ドレイン58b,ゲート58cの各電極とが
自己整合されたFETが完成する（第３図（ｅ））。
電極およびショットキ電極の形成工程により高濃度ｎ＋
層55とソース58a,ドレイン58b,ゲート58cの各電極とが
自己整合されたFETが完成する（第３図（ｅ））。
なお、ゲート電極およびソース電極間並びにゲート電極
およびドレイン電極間の２層構造絶縁膜の材料は上記実
施例に限定されるものではない。しかし、上記三実施例
のようにSi3N4等に比して誘電率の高いSiO2を上層に用
いることにより、ゲート電極とソース（ドレイン）電極
間の寄生容量を低く抑えることができる。また、２層構
造絶縁膜の下層にSi3N4を用いているのはイオン注入後
のアニール工程において優れた特性を持つからである。
およびドレイン電極間の２層構造絶縁膜の材料は上記実
施例に限定されるものではない。しかし、上記三実施例
のようにSi3N4等に比して誘電率の高いSiO2を上層に用
いることにより、ゲート電極とソース（ドレイン）電極
間の寄生容量を低く抑えることができる。また、２層構
造絶縁膜の下層にSi3N4を用いているのはイオン注入後
のアニール工程において優れた特性を持つからである。
また、オーミック電極の熱処理（400〜500℃,0.5〜３分
間）は、オーミック電極金属層被着後、ホトレジスト材
が被着していなければどの工程で行っても良い。
間）は、オーミック電極金属層被着後、ホトレジスト材
が被着していなければどの工程で行っても良い。
以上説明したように本発明の製造方法によれば、ソー
ス，ゲート，ドレインの各電極の形成およびソース，ド
レイン下の高濃度層の形成を全て自己整合により行うの
で、マスク合わせのための余裕が不要となり、結果物で
ある電界効果トランジスタが微細化される。また、高濃
度層形成時のイオン活性化熱処理時には基板主面全体に
単一の絶縁膜が被着されているので、高濃度半導体層の
異常拡散を抑止できる。したがってゲート長をサブミク
ロンに短縮することができ一層の微細化が可能となる。
さらに、本発明の製造方法は特殊な技術を用いることな
く既存の製造技術の有機的な組み合わせであるので既存
の製造装置をそのまま用いることができる。
ス，ゲート，ドレインの各電極の形成およびソース，ド
レイン下の高濃度層の形成を全て自己整合により行うの
で、マスク合わせのための余裕が不要となり、結果物で
ある電界効果トランジスタが微細化される。また、高濃
度層形成時のイオン活性化熱処理時には基板主面全体に
単一の絶縁膜が被着されているので、高濃度半導体層の
異常拡散を抑止できる。したがってゲート長をサブミク
ロンに短縮することができ一層の微細化が可能となる。
さらに、本発明の製造方法は特殊な技術を用いることな
く既存の製造技術の有機的な組み合わせであるので既存
の製造装置をそのまま用いることができる。
第１図は本発明の一実施例を示す断面図、第２図は本発
明の第２の実施例を示す断面図、第３図は本発明の第３
の実施例を示す断面図、第４図は従来技術であるダミー
ゲート法を示す断面図、第５図は同じく従来技術である
耐熱ゲート法を示す断面図である。 30,40,50……半絶縁性ないし絶縁性基板、31,41,51……
半導体能動層、32,42,52……熱処理保護用絶縁膜、3
3′,43,53,56′……ダミーゲート、35,45,55……高濃度
層、36′,44′,54′……絶縁膜、37a,37b,46a,46b,57a,
57b……オーミック金属層、39c,48c,58c……低抵抗ショ
ットキ金属層。
明の第２の実施例を示す断面図、第３図は本発明の第３
の実施例を示す断面図、第４図は従来技術であるダミー
ゲート法を示す断面図、第５図は同じく従来技術である
耐熱ゲート法を示す断面図である。 30,40,50……半絶縁性ないし絶縁性基板、31,41,51……
半導体能動層、32,42,52……熱処理保護用絶縁膜、3
3′,43,53,56′……ダミーゲート、35,45,55……高濃度
層、36′,44′,54′……絶縁膜、37a,37b,46a,46b,57a,
57b……オーミック金属層、39c,48c,58c……低抵抗ショ
ットキ金属層。
Claims (3)
- 【請求項１】絶縁性ないし半絶縁性基板の主表面に形成
された第１の半導体能動層全面に第１の絶縁膜を形成す
る工程と、絶縁膜、金属層または半導体層からなり上部
において外周がはみ出すようにホトレジスト層が残され
ているダミーゲートを第１の絶縁膜上のゲート領域部に
形成する工程と、前記ホトレジスト層をマスクとして第
１の半導体能動層と同一導電型を与えるイオンを基板表
面に高濃度に注入した後該ホトレジスト層を除去する工
程と、第２の絶縁膜をダミーゲート側壁にも付着するよ
うに全面に形成する工程と、前記イオン注入された領域
を活性化熱処理する工程と、ダミーゲート側壁部以外の
第２の絶縁膜をエッチング除去する工程と、ダミーゲー
トおよび第２の絶縁膜をマスクとして第１絶縁膜をエッ
チング除去して前記イオン注入された領域の基板表面を
露出する工程と、全面にオーミック金属層を被着した後
この上に表面が平らになるように平坦化ホトレジスト層
を形成し、これを均一にエッチングしてダミーゲートお
よび第２の絶縁膜上のオーミック電極を露出させて前記
平坦化ホトレジスト層の残部であるマスク層を形成し、
このマスク層をマスクとしてダミーゲートおよび第２の
絶縁膜上の該オーミック金属層を選択的にエッチング除
去する工程と、第２の絶縁膜と前記マスク層とをマスク
としてダミーゲートおよびその下層にある第１の絶縁膜
をエッチング除去して第１の半導体能動層を露出する工
程と、第１の半導体層に対してショットキ接合となる金
属層を全面に被着する工程と、第２の絶縁膜上の前記シ
ョットキ接合金属層を選択的に除去する工程とからなる
電界効果トランジスタの製造方法。 - 【請求項２】絶縁性ないし半絶縁性基板の主表面に形成
された第１の半導体能動層全面に第１の絶縁膜を形成す
る工程と、絶縁膜、金属層または半導体層からなるダミ
ーゲートを第１の絶縁膜上のゲート領域部に直立して形
成する工程と、ダミーゲートの側壁に第２の絶縁膜を形
成する工程と、ダミーゲートおよび第２の絶縁膜をマス
クとして第１の半導体能動層と同一導電型を与えるイオ
ンを基板表面に高濃度に注入した後活性化熱処理をする
工程と、ダミーゲートおよび第２の絶縁膜をマスクとし
て第１の絶縁膜をエッチング除去して前記イオンを高濃
度に注入された領域の基板表面を露出する工程と、全面
にオーミック金属層を被着した後この上に表面が平らに
なるように平坦化ホトレジスト層を形成し、これを均一
にエッチングしてダミーゲートおよび第２の絶縁膜上の
オーミック電極を露出させて前記平坦化ホトレジスト層
の残部であるマスク層を形成し、このマスク層をマスク
としてダミーゲートおよび第２の絶縁膜上の該オーミッ
ク金属層を選択的にエッチング除去する工程と、第２の
絶縁膜と前記マスク層とをマスクとしてダミーゲートお
よびその下層にある第１の絶縁膜をエッチング除去して
第１の半導体能動層を露出する工程と、第１の半導体能
動層に対してショットキ接合となる金属層を全面に被着
する工程と、第２の絶縁膜上の前記ショットキ接合金属
層を選択的に除去する工程とからなる電界効果トランジ
スタの製造方法。 - 【請求項３】絶縁性ないし半絶縁性基板の主表面に形成
された第１の半導体能動層全面に第１の絶縁膜を形成す
る工程と、有機材料からなる第１のダミーゲートを第１
の絶縁膜上のゲート領域部に直立して形成する工程と、
第１のダミーゲートの側壁に第２の絶縁膜を形成する工
程と、第１のダミーゲートおよび第２の絶縁膜をマスク
として第１の半導体能動層と同一導電型を与えるイオン
を基板表面に高濃度に注入する工程と、第１のダミーゲ
ートを除去してイオン注入された領域を活性化熱処理す
る工程と、第１のダミーゲートが形成されていた部分に
有機材料からなる第２のダミーゲートを埋め込む工程
と、前記第２のダミーゲートおよび第２の絶縁膜をマス
クとして第１の絶縁膜をエッチング除去して前記イオン
注入された領域の基板表面を露出する工程と、全面にオ
ーミック金属層を被着した後この上に表面が平らになる
ように平坦化ホトレジスト層を形成し、これを均一にエ
ッチングして前記第２のダミーゲートおよび第２の絶縁
膜上のオーミック電極を露出させて前記平坦化ホトレジ
スト層の残部であるマスク層を形成し、このマスク層を
マスクとして前記第２のダミーゲートおよび第２の絶縁
膜上の該オーミック金属層を選択的にエッチング除去す
る工程と、第２の絶縁膜と前記マスク層とをマスクとし
て前記第２のダミーゲートおよびその下層にある第１の
絶縁膜をエッチング除去して第１の半導体能動層を露出
する工程と、第１の半導体能動層に対してショットキ接
合となる金属層を全面に被着する工程と、第２の絶縁膜
上の前記ショットキ接合金属層と選択的に除去する工程
とからなる電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60142583A JPH079913B2 (ja) | 1985-07-01 | 1985-07-01 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60142583A JPH079913B2 (ja) | 1985-07-01 | 1985-07-01 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS624377A JPS624377A (ja) | 1987-01-10 |
| JPH079913B2 true JPH079913B2 (ja) | 1995-02-01 |
Family
ID=15318682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60142583A Expired - Lifetime JPH079913B2 (ja) | 1985-07-01 | 1985-07-01 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH079913B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100511908B1 (ko) * | 1999-12-22 | 2005-09-02 | 주식회사 하이닉스반도체 | 다마신 및 자기 정렬 콘택 공정을 이용한 반도체 소자의제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6037173A (ja) * | 1983-08-08 | 1985-02-26 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPS6050966A (ja) * | 1983-08-31 | 1985-03-22 | Toshiba Corp | 電界効果トランジスタの製造方法 |
-
1985
- 1985-07-01 JP JP60142583A patent/JPH079913B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS624377A (ja) | 1987-01-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |