JPH0156534B2 - - Google Patents
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- JPH0156534B2 JPH0156534B2 JP59229004A JP22900484A JPH0156534B2 JP H0156534 B2 JPH0156534 B2 JP H0156534B2 JP 59229004 A JP59229004 A JP 59229004A JP 22900484 A JP22900484 A JP 22900484A JP H0156534 B2 JPH0156534 B2 JP H0156534B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
- H01L29/66878—Processes wherein the final gate is made before the formation, e.g. activation anneal, of the source and drain regions in the active layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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Description
【発明の詳細な説明】
［発明の技術分野］
この発明は半導体装置及びその製造方法に関
し、特に、GaAs等の化合物半導体を基板とする
MES FETの半導体装置及びその製造方法に関す
るものである。
し、特に、GaAs等の化合物半導体を基板とする
MES FETの半導体装置及びその製造方法に関す
るものである。
［発明の技術的背景］
GaAsから成る半絶縁性の半導体基板を用いて
構成されるシヨツトキー接合型の電界効果トラン
ジスタ（以下にはMES FETと略する）をセルフ
アラインで製造する方法としては、従来、ゲー
ト電極に対してソース領域及びドレイン領域をセ
ルフアライン（自己整合）で形成する方法と、
ゲート電極に対してソース電極及びドレイン電極
をセルフアラインで形成する方法とが知られてい
る。
構成されるシヨツトキー接合型の電界効果トラン
ジスタ（以下にはMES FETと略する）をセルフ
アラインで製造する方法としては、従来、ゲー
ト電極に対してソース領域及びドレイン領域をセ
ルフアライン（自己整合）で形成する方法と、
ゲート電極に対してソース電極及びドレイン電極
をセルフアラインで形成する方法とが知られてい
る。
第２図Ａ乃至第２図Ｄは前記方法の主要工程
を図示したものである。この方法においてはま
ず、第２図Ａに示すようにGaAsから成る半導体
基板１にSi等のＮ型不純物を拡散させて低濃度不
純物領域１Ａを形成した後、TiW合金等の高融
点金属から成るゲート電極２を該領域１Ａ上に形
成する。次に、第２図Ｂに示すようにゲート電極
２の表面と半導体基板１の表面とにプラズマ
CVD法によつてプラズマシリコン酸化膜３（以
下にはＰ−SiO2膜と略記する）を被着させた後、
Ｐ−SiO2膜３の上に形成したレジスト膜４を選
択開口してゲート電極２の両側に広がるレジスト
開口を形成し、更に該レジスト開口内に露出した
Ｐ−SiO2膜３を通して半導体基板１内にSi等の
ドナー不純物をイオン注入する。この場合、ゲー
ト電極２とゲート電極側面のＰ−SiO2膜３とレ
ジスト膜４とがイオン注入のマスクとなる。これ
により、半導体基板１内にはゲート電極２を挟ん
で二つの高濃度不純物領域１Ｂが該ゲート電極２
とセルフアラインで形成されると同時に該ゲート
電極２の直下には該ゲート電極２のゲート長より
もやや長い低濃度不純物領域１Ａが残される。こ
の後、レジスト膜４を除去し、更に熱処理を行つ
て該高濃度不純物領域１Ｂ内の注入イオンの活性
化を行なう。
を図示したものである。この方法においてはま
ず、第２図Ａに示すようにGaAsから成る半導体
基板１にSi等のＮ型不純物を拡散させて低濃度不
純物領域１Ａを形成した後、TiW合金等の高融
点金属から成るゲート電極２を該領域１Ａ上に形
成する。次に、第２図Ｂに示すようにゲート電極
２の表面と半導体基板１の表面とにプラズマ
CVD法によつてプラズマシリコン酸化膜３（以
下にはＰ−SiO2膜と略記する）を被着させた後、
Ｐ−SiO2膜３の上に形成したレジスト膜４を選
択開口してゲート電極２の両側に広がるレジスト
開口を形成し、更に該レジスト開口内に露出した
Ｐ−SiO2膜３を通して半導体基板１内にSi等の
ドナー不純物をイオン注入する。この場合、ゲー
ト電極２とゲート電極側面のＰ−SiO2膜３とレ
ジスト膜４とがイオン注入のマスクとなる。これ
により、半導体基板１内にはゲート電極２を挟ん
で二つの高濃度不純物領域１Ｂが該ゲート電極２
とセルフアラインで形成されると同時に該ゲート
電極２の直下には該ゲート電極２のゲート長より
もやや長い低濃度不純物領域１Ａが残される。こ
の後、レジスト膜４を除去し、更に熱処理を行つ
て該高濃度不純物領域１Ｂ内の注入イオンの活性
化を行なう。
次いで、第２図Ｃのように新たにレジストパタ
ーン５をＰ−SiO2膜３上に形成した後、該レジ
ストパターン５をマスクとして高濃度不純物領域
１Ｂ上のＰ−SiO2膜３を選択開口し、更に半導
体基板とオーミツク接触しうるオーミツク金属膜
６を基板全面に被着させてＰ−SiO2膜３の該開
口内とレジストパターン５の上に被着する。
ーン５をＰ−SiO2膜３上に形成した後、該レジ
ストパターン５をマスクとして高濃度不純物領域
１Ｂ上のＰ−SiO2膜３を選択開口し、更に半導
体基板とオーミツク接触しうるオーミツク金属膜
６を基板全面に被着させてＰ−SiO2膜３の該開
口内とレジストパターン５の上に被着する。
そして、リフトオフ法によつてレジストパター
ン５をＰ−SiO2膜３の上から除去すると第２図
Ｄに示すように二つの高濃度不純物領域１Ｂの上
に被着したオーミツク金属膜のみがそれそれぞれ
ドレイン電極７及びソース電極８として残る。
ン５をＰ−SiO2膜３の上から除去すると第２図
Ｄに示すように二つの高濃度不純物領域１Ｂの上
に被着したオーミツク金属膜のみがそれそれぞれ
ドレイン電極７及びソース電極８として残る。
従つて、この方法によれば、ゲート電極に対し
てソース領域とドレイン領域とをセルフアライン
で形成することができる。
てソース領域とドレイン領域とをセルフアライン
で形成することができる。
一方、前記の方法は第３図Ａ乃至第３図Ｆに
示す工程で実施される。この方法においては、ま
ず、GaAsから成る半導体基板１にSi等のＮ型不
純物を拡散させて第３図Ａに示すように低濃度不
純物領域１Ａを形成した後、リフトオフ法によつ
て該低濃度不純物領域１Ａのほぼ中央に低抵抗金
属から成るゲート電極２を形成する。ついで、熱
CVD法によつて全面絶縁膜９（SiO2膜）を第３
図Ｂのごとく被着させた後、反応性イオンエツチ
ング（RIEと略記する）等の異方性エツチングを
行つて第３図Ｃに示すようにゲート電極２の側面
にのみ絶縁膜９を残してそれ以外の場所の絶縁膜
を取り除く。この後、半導体基板１とオーミツク
接触をするオーミツク金属膜１０を第３図Ｄのよ
うに全面に被着させるとともに該金属膜１０の上
にレジスト膜１１をほぼ平坦になるように全面に
形成する。しかる後、異方性エツチングとイオン
ミリングを組み合わせて第３図Ｅに示すように平
坦的にエツチングしてゲート電極２の上のオーミ
ツク金属膜１０を選択的に除去することによりソ
ース電極とドレイン電極とを形成する。平坦的に
エツチングしたために残つたレジスト膜１１を除
去すれば第３図Ｆに示すものが得られる。なお、
第３図Ｆ以下の工程は省略する。第３図に示した
方法ではゲート電極２の側面に被着された絶縁膜
９の膜厚によつてゲート電極２とソース及びドレ
イン電極との間隔がセルフアラインに決定される
のでリソグラフイ工程でのマスク合せずれが起こ
らず、ゲート電極とソース及びドレイン電極との
間隔を精密に制御できる。
示す工程で実施される。この方法においては、ま
ず、GaAsから成る半導体基板１にSi等のＮ型不
純物を拡散させて第３図Ａに示すように低濃度不
純物領域１Ａを形成した後、リフトオフ法によつ
て該低濃度不純物領域１Ａのほぼ中央に低抵抗金
属から成るゲート電極２を形成する。ついで、熱
CVD法によつて全面絶縁膜９（SiO2膜）を第３
図Ｂのごとく被着させた後、反応性イオンエツチ
ング（RIEと略記する）等の異方性エツチングを
行つて第３図Ｃに示すようにゲート電極２の側面
にのみ絶縁膜９を残してそれ以外の場所の絶縁膜
を取り除く。この後、半導体基板１とオーミツク
接触をするオーミツク金属膜１０を第３図Ｄのよ
うに全面に被着させるとともに該金属膜１０の上
にレジスト膜１１をほぼ平坦になるように全面に
形成する。しかる後、異方性エツチングとイオン
ミリングを組み合わせて第３図Ｅに示すように平
坦的にエツチングしてゲート電極２の上のオーミ
ツク金属膜１０を選択的に除去することによりソ
ース電極とドレイン電極とを形成する。平坦的に
エツチングしたために残つたレジスト膜１１を除
去すれば第３図Ｆに示すものが得られる。なお、
第３図Ｆ以下の工程は省略する。第３図に示した
方法ではゲート電極２の側面に被着された絶縁膜
９の膜厚によつてゲート電極２とソース及びドレ
イン電極との間隔がセルフアラインに決定される
のでリソグラフイ工程でのマスク合せずれが起こ
らず、ゲート電極とソース及びドレイン電極との
間隔を精密に制御できる。
［背景技術の問題点］
第２図に示した前記の方法ではソース領域と
ドレイン領域はゲート電極に対してセルフアライ
ンで形成されるが、ソース電極とドレイン電極の
形成はフオトマスクを使用する通常のフオトエツ
チングプロセスで行わなければならないためセル
フアラインとはならない。従つて、ゲートとソー
ス及びゲートとドレインの間隔が合せずれによつ
て一定値にならないことが多いが、GaAs MES
FETではゲートとソースとの間隔がソース直列
抵抗の大きさを左右し、ソース直列抵抗の大きさ
がGaAs MES FETの特性に大きな影響を及ぼ
すので、ゲート電極とソース電極との間隔を正確
に制御できない前記の方法では特性のよい均質
なGaAsMES FETが得られないという問題点が
あつた。
ドレイン領域はゲート電極に対してセルフアライ
ンで形成されるが、ソース電極とドレイン電極の
形成はフオトマスクを使用する通常のフオトエツ
チングプロセスで行わなければならないためセル
フアラインとはならない。従つて、ゲートとソー
ス及びゲートとドレインの間隔が合せずれによつ
て一定値にならないことが多いが、GaAs MES
FETではゲートとソースとの間隔がソース直列
抵抗の大きさを左右し、ソース直列抵抗の大きさ
がGaAs MES FETの特性に大きな影響を及ぼ
すので、ゲート電極とソース電極との間隔を正確
に制御できない前記の方法では特性のよい均質
なGaAsMES FETが得られないという問題点が
あつた。
一方、第３図に示した前記の方法では前記
における問題点が解決されるが、の方法ではソ
ース電極とドレイン電極とを分離する工程でRIE
とイオンミリングとを併用するため工程が繁雑に
なるという問題点があり、それに加えて、第３図
Ｅのように全面エツチングを行う際のエツチング
終点の検出が困難である上、ウエハ内のすべての
素子に対して均一にソースとドレインを分離させ
るのは困難であるという問題点があつた。
における問題点が解決されるが、の方法ではソ
ース電極とドレイン電極とを分離する工程でRIE
とイオンミリングとを併用するため工程が繁雑に
なるという問題点があり、それに加えて、第３図
Ｅのように全面エツチングを行う際のエツチング
終点の検出が困難である上、ウエハ内のすべての
素子に対して均一にソースとドレインを分離させ
るのは困難であるという問題点があつた。
［発明の目的］
この発明の第一の目的は、前記公知の方法に存
する問題点を解決し、ソース領域及びドレイン領
域をゲート電極に対してセルフアラインで形成す
ることができるとともにソース電極及びドレイン
電極（すなわちオーミツク電極）をもゲート電極
に対してセルフアラインで形成することのできる
半導体装置製造方法を提供することであり、この
発明の第二の目的は、前記公知の方法で製造され
た従来の半導体装置よりも特性及び歩留りが共に
すぐれている半導体装置を提供することである。
する問題点を解決し、ソース領域及びドレイン領
域をゲート電極に対してセルフアラインで形成す
ることができるとともにソース電極及びドレイン
電極（すなわちオーミツク電極）をもゲート電極
に対してセルフアラインで形成することのできる
半導体装置製造方法を提供することであり、この
発明の第二の目的は、前記公知の方法で製造され
た従来の半導体装置よりも特性及び歩留りが共に
すぐれている半導体装置を提供することである。
［発明の概要］
この発明の方法では、低抵抗金属と高融点金属
との二層構造から成る第一電極と該第一電極上面
の第一絶縁膜を形成し、そして該第一電極の側面
に被着させた第二絶縁膜を該第一電極の両側の二
つの高濃度不純物領域の形成工程においてイオン
注入用マスクとして用いるとともに端面を規定さ
れた該高濃度不純物領域上の第二及び第三のオー
ム性電極の端面を規定するのに用い、該第一電極
上面の第一絶縁膜と該第一電極側面の第二絶縁膜
とをリフトオフ用スペーサーとして使用すること
により、ソース及びドレインの領域並びにソース
及びドレインの電極をすべてゲート電極に対して
セルフアラインで形成することを特徴とする。
との二層構造から成る第一電極と該第一電極上面
の第一絶縁膜を形成し、そして該第一電極の側面
に被着させた第二絶縁膜を該第一電極の両側の二
つの高濃度不純物領域の形成工程においてイオン
注入用マスクとして用いるとともに端面を規定さ
れた該高濃度不純物領域上の第二及び第三のオー
ム性電極の端面を規定するのに用い、該第一電極
上面の第一絶縁膜と該第一電極側面の第二絶縁膜
とをリフトオフ用スペーサーとして使用すること
により、ソース及びドレインの領域並びにソース
及びドレインの電極をすべてゲート電極に対して
セルフアラインで形成することを特徴とする。
また、この発明の半導体装置は前記のごとき本
発明の方法によつて製造されるため該第一電極及
び該高濃度不純物領域並びに該第二及び第三電極
の形成精度が高く、従つて従来の半導体装置より
もすぐれた特性を備えていることを特徴とする。
発明の方法によつて製造されるため該第一電極及
び該高濃度不純物領域並びに該第二及び第三電極
の形成精度が高く、従つて従来の半導体装置より
もすぐれた特性を備えていることを特徴とする。
［発明の実施例］
以下に第１図を参照して本発明の製造方法及び
該製造方法によつて形成された本発明の半導体装
置に関する一実施例について説明する。
該製造方法によつて形成された本発明の半導体装
置に関する一実施例について説明する。
本発明の方法においては、まず、第１図Ａに示
すように、GaAsから成る半導体基板１に公知の
方法でＮ型不純物を拡散させて低濃度不純物領域
１Ａを形成した後、高融点金属膜１２（たとえば
TiW、Mo等）及び低抵抗金属膜１３（たとえば
Au等）を連続的に全面被着させ、更に熱CVD法
又はスパツタ法によつて絶縁膜１４（SiO2膜）
を堆積させる。しかる後、レジスト膜を該絶縁膜
１４上に形成した後、ゲート電極と一致するレジ
ストパターン１５を形成する。
すように、GaAsから成る半導体基板１に公知の
方法でＮ型不純物を拡散させて低濃度不純物領域
１Ａを形成した後、高融点金属膜１２（たとえば
TiW、Mo等）及び低抵抗金属膜１３（たとえば
Au等）を連続的に全面被着させ、更に熱CVD法
又はスパツタ法によつて絶縁膜１４（SiO2膜）
を堆積させる。しかる後、レジスト膜を該絶縁膜
１４上に形成した後、ゲート電極と一致するレジ
ストパターン１５を形成する。
次に、このレジストパターン１５をマスクとし
て該絶縁膜１４をエツチングした後、レジストパ
ターン１５をO2プラズマアツシヤー等を用いて
除去する。更に該絶縁膜のエツチング残し部分を
マスクとして低抵抗金属膜１３及び高融点金属膜
１２をたとえばイオンビームミリング、反応性イ
オンエツチング等によつてエツチングし、第１図
Ｂに示すように低濃度不純物領域１Ａの表面に高
融点金属膜１２及び低抵抗金属膜１３並びに絶縁
膜１４の三層構造から成る直立片１６を形成す
る。
て該絶縁膜１４をエツチングした後、レジストパ
ターン１５をO2プラズマアツシヤー等を用いて
除去する。更に該絶縁膜のエツチング残し部分を
マスクとして低抵抗金属膜１３及び高融点金属膜
１２をたとえばイオンビームミリング、反応性イ
オンエツチング等によつてエツチングし、第１図
Ｂに示すように低濃度不純物領域１Ａの表面に高
融点金属膜１２及び低抵抗金属膜１３並びに絶縁
膜１４の三層構造から成る直立片１６を形成す
る。
次の工程ではプラズマCVD法によつてＰ−
SiO2膜１７を第１図Ｃの如く全面に被着させた
後、Ｐ−SiO2膜１７の上に図示のごときレジス
トパターン１８を形成して該直立片１６の両側に
広がるレジスト開口を設け、該レジスト開口内に
露出したＰ−SiO2膜１７を通して半導体基板１
内にSi等のＮ型不純物をイオン注入する。この場
合のイオン注入のマスクは、直立片１６、直立片
１６側面のＰ−SiO2膜及びレジストパターン１
８である。これにより、該直立片１６の直下位置
の半導体基板１内には該直立片１６の側面のＰ−
SiO2膜１７の膜厚をも含めた長さに等しい低濃
度不純物領域１Ａが残され、また、該低濃度不純
物領域１Ａの両側には外側が該レジスト開口に一
致する大きさの高濃度不純物領域１Ｂが形成され
る。
SiO2膜１７を第１図Ｃの如く全面に被着させた
後、Ｐ−SiO2膜１７の上に図示のごときレジス
トパターン１８を形成して該直立片１６の両側に
広がるレジスト開口を設け、該レジスト開口内に
露出したＰ−SiO2膜１７を通して半導体基板１
内にSi等のＮ型不純物をイオン注入する。この場
合のイオン注入のマスクは、直立片１６、直立片
１６側面のＰ−SiO2膜及びレジストパターン１
８である。これにより、該直立片１６の直下位置
の半導体基板１内には該直立片１６の側面のＰ−
SiO2膜１７の膜厚をも含めた長さに等しい低濃
度不純物領域１Ａが残され、また、該低濃度不純
物領域１Ａの両側には外側が該レジスト開口に一
致する大きさの高濃度不純物領域１Ｂが形成され
る。
次にレジストパターン１８を剥離した後、注入
イオンの活性化をさせるために熱処理を行う。更
に再び第１図Ｄに示すように剥離したレジストパ
ターンと同一のレジストパターン１９を形成した
後、RIEを行つてレジスト開口内に露出する該高
濃度不純物領域１Ｂ上のＰ−SiO2膜を除去する
と同時にＰ−SiO2膜１７の該直立片１６の頂部
を覆つていた部分を除去する。
イオンの活性化をさせるために熱処理を行う。更
に再び第１図Ｄに示すように剥離したレジストパ
ターンと同一のレジストパターン１９を形成した
後、RIEを行つてレジスト開口内に露出する該高
濃度不純物領域１Ｂ上のＰ−SiO2膜を除去する
と同時にＰ−SiO2膜１７の該直立片１６の頂部
を覆つていた部分を除去する。
前記の如く該直立片１６側面のＰ−SiO2膜１
７の両側に高濃度不純物領域１Ｂを露出させた状
態においてオーミツク金属膜２０（たとえば、
AuGe合金を下層としNiを上層とした積層膜）を
第１図Ｅの如く堆積させた後、レジストパターン
１９をリフトオフすると、第１図Ｆに示すように
高濃度不純物領域１Ｂにそれぞれソース電極２１
とドレイン電極２２とが形成され、また直立片１
６上のオーミツク金属膜２０が残され、その他の
半導体基板１の表面はＰ−SiO2膜１７で被覆さ
せた状態になる。
７の両側に高濃度不純物領域１Ｂを露出させた状
態においてオーミツク金属膜２０（たとえば、
AuGe合金を下層としNiを上層とした積層膜）を
第１図Ｅの如く堆積させた後、レジストパターン
１９をリフトオフすると、第１図Ｆに示すように
高濃度不純物領域１Ｂにそれぞれソース電極２１
とドレイン電極２２とが形成され、また直立片１
６上のオーミツク金属膜２０が残され、その他の
半導体基板１の表面はＰ−SiO2膜１７で被覆さ
せた状態になる。
ついで、ソース電極２１及びドレイン電極２２
を熱処理した後、ふつ化アンモン等の薬品により
該直立片の上層の絶縁膜１４とすべてのＰ−
SiO2膜１７を溶解除去すると該直立片１６上の
オーミツク金属膜２０はリフトオフされて、第１
図Ｇに示した状態となつて本発明の半導体装置の
主要部が形成される。
を熱処理した後、ふつ化アンモン等の薬品により
該直立片の上層の絶縁膜１４とすべてのＰ−
SiO2膜１７を溶解除去すると該直立片１６上の
オーミツク金属膜２０はリフトオフされて、第１
図Ｇに示した状態となつて本発明の半導体装置の
主要部が形成される。
本発明の半導体装置では下層が高融点金属で上
層が低抵抗金属で構成されたゲート電極２３を有
するとともにソース領域２４とドレイン領域２５
にそれぞれ整合したオーム性金属性のソース電極
２１とドレイン電極２２を備えており、ゲート電
極２３とソース電極２４との間隔及びゲート電極
２３とドレイン電極２５との間隔が精密に設定さ
れているのでソース直列抵抗が低く、しかも耐圧
にすぐれた特性を有している。
層が低抵抗金属で構成されたゲート電極２３を有
するとともにソース領域２４とドレイン領域２５
にそれぞれ整合したオーム性金属性のソース電極
２１とドレイン電極２２を備えており、ゲート電
極２３とソース電極２４との間隔及びゲート電極
２３とドレイン電極２５との間隔が精密に設定さ
れているのでソース直列抵抗が低く、しかも耐圧
にすぐれた特性を有している。
［発明の効果］
前記のごとき本発明の方法では、ゲート電極と
ソース領域との間隔及びゲート電極とドレイン領
域との間隔をゲート電極側面のＰ−SiO2膜の膜
厚で設定しているため前記間隔を極めて精密に制
御することができ、また、ゲート電極の側面と上
面とに被着させたＰ−SiO2膜をオーミツク金属
膜のリフトオフ用スペーサーとして用いているた
め、ソース電極とドレイン電極もゲート電極に対
してセルフアラインで形成することができる。従
つて、高濃度不純物領域すなわちソース領域及び
ドレイン領域をゲート電極に対してセルフアライ
ンで形成できる上、ソース電極及びドレイン電極
もゲート電極に対して、つまりはそれぞれソース
領域及びドレイン領域に対してセルフアライン形
成できるので、厳密なマスク合せ精度を要さずに
従来品よりもすぐれた特性の半導体装置を従来方
法よりも歩留りよく、しかも従来方法よりも簡略
化した工程で製造することができる。
ソース領域との間隔及びゲート電極とドレイン領
域との間隔をゲート電極側面のＰ−SiO2膜の膜
厚で設定しているため前記間隔を極めて精密に制
御することができ、また、ゲート電極の側面と上
面とに被着させたＰ−SiO2膜をオーミツク金属
膜のリフトオフ用スペーサーとして用いているた
め、ソース電極とドレイン電極もゲート電極に対
してセルフアラインで形成することができる。従
つて、高濃度不純物領域すなわちソース領域及び
ドレイン領域をゲート電極に対してセルフアライ
ンで形成できる上、ソース電極及びドレイン電極
もゲート電極に対して、つまりはそれぞれソース
領域及びドレイン領域に対してセルフアライン形
成できるので、厳密なマスク合せ精度を要さずに
従来品よりもすぐれた特性の半導体装置を従来方
法よりも歩留りよく、しかも従来方法よりも簡略
化した工程で製造することができる。
また、本発明方法で製造された本発明の半導体
装置は、従来の半導体装置にくらべて、ゲート・
ソース間間隔とゲート・ドレイン間間隔が精密よ
く設定されている上、ソース電極及びドレイン電
極がソース領域及びドレイン領域にセルフアライ
ンで形成されているため従来品にくらべてソース
直列抵抗が低く、しかも耐圧は高いというすぐれ
た特性を備えている。
装置は、従来の半導体装置にくらべて、ゲート・
ソース間間隔とゲート・ドレイン間間隔が精密よ
く設定されている上、ソース電極及びドレイン電
極がソース領域及びドレイン領域にセルフアライ
ンで形成されているため従来品にくらべてソース
直列抵抗が低く、しかも耐圧は高いというすぐれ
た特性を備えている。
第１図Ａ乃至第１図Ｇは本発明方法の工程を説
明するための断面図、第１図Ｇは本発明の半導体
装置の一実施例の断面図、第２図及び第３図は従
来公知の製造方法を説明するための断面図であ
る。 １……半導体基板、１Ａ……低濃度不純物領
域、１Ｂ……高濃度不純物領域、２，２３……ゲ
ート電極、３，１７……プラズマシリコン酸化
膜、４，１１……レジスト膜、５，１１，１５，
１８，１９……レジストパターン、１３……低抵
抗金属膜、７，２２……ドレイン電極、８，２１
……ソース電極、９，１４……絶縁膜（SiO2
膜）、６，１０，２０……オーミツク金属膜、１
２……高融点金属膜、２４……ソース領域、２５
……ドレイン領域。
明するための断面図、第１図Ｇは本発明の半導体
装置の一実施例の断面図、第２図及び第３図は従
来公知の製造方法を説明するための断面図であ
る。 １……半導体基板、１Ａ……低濃度不純物領
域、１Ｂ……高濃度不純物領域、２，２３……ゲ
ート電極、３，１７……プラズマシリコン酸化
膜、４，１１……レジスト膜、５，１１，１５，
１８，１９……レジストパターン、１３……低抵
抗金属膜、７，２２……ドレイン電極、８，２１
……ソース電極、９，１４……絶縁膜（SiO2
膜）、６，１０，２０……オーミツク金属膜、１
２……高融点金属膜、２４……ソース領域、２５
……ドレイン領域。
Claims (1)
- 【特許請求の範囲】 １ GaAsから成る半導体基板内に形成された同
一の導電型の二つの高濃度不純物領域と、該高濃
度不純物領域のそれぞれの相対向する境界部に接
して該半導体基板内に形成された前記と同じ導電
型の低濃度不純物領域と、該高濃度不純物領域の
各々の相対向する境界部からそれぞれ所定間隔を
おいて該低濃度不純物領域上に設けられるととも
に高融点かつ低抵抗金属の上層と高融点金属の下
層とを有する第一の電極と、該高濃度不純物領域
の各々の上に該高濃度不純物領域の前記境界部と
端面を整合して形成されたオーミツク金属から成
る第二及び第三の電極とを有する半導体装置。 ２ GaAsから成る半導体基板に一導電型の低濃
度不純物領域を形成する工程と、該低濃度不純物
領域の表面に高融点金属膜及び低抵抗金属並びに
第一の絶縁膜をこの順に積層させる工程と、該第
一の絶縁膜、該低抵抗金属膜及び該高融点金属膜
を順次所定のパターンにエツチングすることによ
り該第一の絶縁膜で上面を被覆された二層構造の
第一電極を該低濃度不純物領域上のほぼ中央部に
形成する工程と、該第一電極の側面と該第一電極
上の第一絶縁膜表面と該半導体基板の表面とに第
二の絶縁膜を被着させる工程と、該第二の絶縁膜
の上にレジスト膜を形成した後に該レジスト膜に
該第一電極の両側に広がる開口を形成することに
より該開口内に該第二の絶縁膜を露出させる工程
と、該開口内に露出した該半導体基板表面の第二
の絶縁膜を通すとともに該第一電極側面の第二の
絶縁膜及びレジスト膜をマスクとして該半導体基
板内に該低濃度不純物領域と同じ導電型の不純物
をイオン注入することにより所定間隔をおいて該
第一電極に整合した二つの高濃度不純物領域を形
成すると同時に該第一電極の直下の該半導体基板
内には該高濃度不純物領域の相対向する境界部に
接した低濃度不純物領域を残す工程と、全面を異
方性エツチングすることにより該第一電極上方の
第二の絶縁膜と該半導体基板表面の第二の絶縁膜
を除去する工程と、全面にオーミツク金属膜を被
着させた後に該レジスト膜上の該オーミツク金属
膜を該レジスト膜とともに除去し適当な温度で熱
処理する工程と、該第一電極上の第一の絶縁膜及
び該第一電極側面の第二の絶縁膜並びに該第一電
極上方のオーミツク金属膜を同時に除去すること
により該高濃度不純物領域上の該オーミツク金属
膜を該高濃度不純物領域の前記境界部に端面を整
合させた第二及び第三の電極として残す工程とか
ら成ることを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59229004A JPS61108175A (ja) | 1984-11-01 | 1984-11-01 | 半導体装置及び製造方法 |
| US06/792,825 US4700455A (en) | 1984-11-01 | 1985-10-30 | Method of fabricating Schottky gate-type GaAs field effect transistor |
| FR858516205A FR2572587B1 (fr) | 1984-11-01 | 1985-10-31 | Procede de fabrication d'un transistor a effet de champ du type a grille schottky |
| DE19853538855 DE3538855A1 (de) | 1984-11-01 | 1985-10-31 | Verfahren zur herstellung einer halbleitervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59229004A JPS61108175A (ja) | 1984-11-01 | 1984-11-01 | 半導体装置及び製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61108175A JPS61108175A (ja) | 1986-05-26 |
| JPH0156534B2 true JPH0156534B2 (ja) | 1989-11-30 |
Family
ID=16885246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59229004A Granted JPS61108175A (ja) | 1984-11-01 | 1984-11-01 | 半導体装置及び製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4700455A (ja) |
| JP (1) | JPS61108175A (ja) |
| DE (1) | DE3538855A1 (ja) |
| FR (1) | FR2572587B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60137070A (ja) * | 1983-12-26 | 1985-07-20 | Toshiba Corp | 半導体装置の製造方法 |
| JPS62199068A (ja) * | 1986-02-27 | 1987-09-02 | Toshiba Corp | 半導体装置及びその製造方法 |
| US4808545A (en) * | 1987-04-20 | 1989-02-28 | International Business Machines Corporation | High speed GaAs MESFET having refractory contacts and a self-aligned cold gate fabrication process |
| JPS6453579A (en) * | 1987-08-25 | 1989-03-01 | Matsushita Electric Ind Co Ltd | Method of forming microelectrode pattern |
| JPS6489470A (en) * | 1987-09-30 | 1989-04-03 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPH0748503B2 (ja) * | 1988-11-29 | 1995-05-24 | 三菱電機株式会社 | 電界効果トランジスタの製造方法 |
| US5093274A (en) * | 1990-02-02 | 1992-03-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacture thereof |
| US5888890A (en) * | 1994-08-12 | 1999-03-30 | Lg Semicon Co., Ltd. | Method of manufacturing field effect transistor |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58130575A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 電界効果トランジスタの製造方法 |
| JPS5950567A (ja) * | 1982-09-16 | 1984-03-23 | Hitachi Ltd | 電界効果トランジスタの製造方法 |
| JPS5999776A (ja) * | 1982-11-29 | 1984-06-08 | Toshiba Corp | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
| JPS6032364A (ja) * | 1983-08-01 | 1985-02-19 | Toshiba Corp | 半導体装置の製造方法 |
-
1984
- 1984-11-01 JP JP59229004A patent/JPS61108175A/ja active Granted
-
1985
- 1985-10-30 US US06/792,825 patent/US4700455A/en not_active Expired - Lifetime
- 1985-10-31 DE DE19853538855 patent/DE3538855A1/de active Granted
- 1985-10-31 FR FR858516205A patent/FR2572587B1/fr not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| FR2572587B1 (fr) | 1989-02-03 |
| DE3538855A1 (de) | 1986-04-30 |
| US4700455A (en) | 1987-10-20 |
| FR2572587A1 (fr) | 1986-05-02 |
| DE3538855C2 (ja) | 1988-06-30 |
| JPS61108175A (ja) | 1986-05-26 |
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