JPS624377A - 電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はショットキ接合を用いた電界効果トランジスタ
に関するものである。

〔従来の技術〕

従来、この種の電界効果トランジスタの製作には自己整
合技術を用いたイオン注入法が広く採用されている。そ
してかかるイオン注入法はダミーゲート法と耐熱ゲート
法の２種類に大別される。

ダミーゲート法は、例えば文献「セルファライン　イン
プランテーション　フォー　〇＋レイヤー　テクノロジ
ー　フォー　ハイスピード　ＧａＡｓＩ　　Ｃｓ　　Ｊ
　　　（Ｋ、Ｙａｍａｓａｋｉ、に、八ｓａｉ、Ｔ、Ｍ
ｉｚｕｔａｎｉ、　　Ｋ、Ｋｕｒｕｍａｄａ、’５ｅｌ
ｆ−八Ｉｉｇｎへ　Ｉｎｐｌａｎｔａｔｉｏｎ　　ｆｏ
ｒ　　ｎ　　−ＬａｙｅｒＴｅｃｈｎｏｌｏｇｙ’　ｆ
ｏｒ　Ｈｉｇｈ　５ｐｅｅｄ　ＧａＡｓ　ＩＣｓ”　Ｅ
ｌｅｃｔｏｎｉｃｓＬｅｔｔｅｒｓ、νｏｌＢ、ｎｏ？
、　（１９Ｂ２）ｐｐ２９９）に記載されており、ここ
では第４図を用いて簡単に説明する。まず、基板１）の
主表面に形成された能動層１２上のイオン注入熱処理保
護用絶縁膜１４の上にレジスト層によるダミーゲート１
５を形成し、これをマスクとしてイオン注入することに
より高濃度ｎ中層１３を形成する（第４図（ａ））。次
に、ダミーゲート１５の反転パターンを絶縁膜１６で形
成してイオン注入の活性化を行なう（同図（ｂ））。

そして最後にオーミック１７．　　ショットキ１８の各
電極層をマスク合わせで形成する（同図（Ｃ））。

一方、耐熱ゲート法は例えば文献「上野、古塚。

東坂、”ｎ＋セルファライン側側壁アシスト電電極間構
造ＦＥＴ特性”昭和６０年度電子通信学会総合全国大会
講演論文集２−３」に記載されている。

これを第５図を用いて簡単に説明する。能動層２２が形
成されている基板２１の主表面にＷ系耐熱ゲート２４を
マスクとして高濃度ｎ中層２３をイオン注入により形成
する（第５図（ａ））。次に、絶縁膜２５を被覆後イオ
ン注入の活性化を行ない、耐熱ゲート２４側壁に付着し
た絶縁膜２５“を残すように方向性のあるエツチングを
行なう（同図（ｂ））。次に、オーミック電極金属層２
６を全面に形成した後ホトレジスト層２７を塗布して平
坦化し、このホトレジスト１ｉｆ２７をエツチングして
ゲート電極２４上のオーミック電極金属２６を露出させ
、さらにこの露出したオーミック電極金属２６をエツチ
ングしてソース、ゲート　ドレインの各電極を分離する
（同図（Ｃ））。

〔発明が解決しようとする問題点〕

ところが前者の方法によるＦＥＴは、電極がマスク合わ
せにより形成されるため、そのためのスペース的な余裕
が必要であり、素子微細化の障害となっていた。さらに
、第４図（Ｃ）から明らかなように、高濃度ｎ中層１３
とゲート電極１８とが絶縁膜１４．１６を介して一部重
畳しているため、両者間に付加容量が形成されてしまう
という欠点があった。

また、後者の方法によるＦＥＴは耐熱ゲート金属の抵抗
が高いため望ましい高周波特性を得ることができない。

さらに、イオン注入の活性化熱処理時にＧａＡｓ表面を
耐熱ゲート金属と絶縁膜という２種類の材料が覆ってい
るため、それぞれの熱膨張係数の差異からゲート端のＧ
ａＡｓ表面に歪が生じやすく、そのために、高濃度ｎ中
層１３の異常拡散を引き起こし、ゲート長を短縮できな
いという欠点を有していた。その上、第５図（Ｃ）に示
すように高濃度ｎ中層２３とゲート電極２４とが重　、
畳しているため、ダミーゲート法による場合以上に両者
の間に容量が生じてしまうという欠点があった。

〔問題点を解決するための手段〕

本発明の電界効果トランジスタは上記問題点に鑑みてな
されたものであり、ショットキ接合となるゲート電極金
属層が第１の半導体能動層領域上にドレインおよびソー
スとなる高濃度半導体層と重なることなく直立して形成
されているものである。

また、本発明の製造方法はソース、ゲート　ドレインの
各電極の形成およびソース、ドレイン下の高濃度層の形
成を全て自己整合により行うものであり、さらに、高濃
度層形成時のイオン活性化熱処理時には基板主面全体に
単一の絶縁膜を被着するものである。そして、上記のよ
うな新規な電界効果トランジスタを特殊な技術を用いる
ことなく既存の製造技術の有機的な組み合わせにより容
易に製造するものである。

〔作用〕

本発明の電界効果トランジスタは高濃度半導体層とゲー
ト電極金属層とが相互に重なることがないので、両者の
間に容量が生じることがない。また、ゲート金属として
耐熱性のある高抵抗材料を用いていないので、優れた高
周波数特性をもつ。

本発明の製造方法はマスク合わせ技術を一切利用しない
のでマスク合わせのための余裕が不要となり、結果物で
ある電界効果トランジスタが微細化される。また、イオ
ン活性化熱処理時には基板主面全体に単一の絶縁膜が被
着されているので歪の局在化が発生せず高濃度半導体層
の異常拡散が生じない。

〔実施例〕

以下、実施例と共に本発明の詳細な説明する。

第１図（ａ）〜（ｈ）は本発明の一実施例を示す断面図
であり、同図（ｈ）は本実施例の完成時の状態を、同図
（ａ）〜（ｇ）は本実施例の製造工程における状態をそ
れぞれ示している。

同図（ａ）において、半絶縁性ＧａＡｓ基板３０上にイ
オン注入法等により形成されたｎ形能動層（キャリア濃
度〜１０Ｉ７ｃＩｌ−３，厚さ〜０．ｌ　μｍ）３１上
に、後述する高濃度層形成時の半導体表面保護用として
Ｓｉ３Ｎ、の絶縁膜３２を化学気相成長法（ＣＶＤ法）
、スパッタ法等により厚さ０．１〜０．５μｍ程度に全
面に形成する。ついで、ダミーゲートとなるＳｉＪ＊等
の絶縁膜、Ｍｏ、Ｔａ、Ｗ。

Ｗ　Ｓ　ｉ等の金属層あるいはＳｉ、Ｇｅ等の半導体層
をＣＶＤ法やスパッタ法等により厚さ０．３〜１．０μ
ｍ程度に全面に被着した後、ホトレジスト層３４をゲー
ト形状にバタン化する。

次に、ホトレジスト層３４をマスクとして絶縁膜あるい
は金属層３３の不要部分をエツチング除去してダミーゲ
ート３３′を形成する。このとき、ダミーゲート３３１
はホトレジスト層３４よりも０．１〜０．５μｍ程度ア
ンダーカットが入るようにする。このようなダミーゲー
ト３３’の加工は、公知の化学エツチングあるいはＣＦ
４等のフロン系ガスを用いた反応性イオンエツチング（
ＲＩ　Ｅ）等により制御性よくできる。ついで、ホトレ
ジスト層３４をマスクとしてキャリア濃度１０１）１Ｃ
「１以上の高濃度ｎ土層３５をイオン注入法（例えばＳ
ｔ＋イオンを５０〜２００ＫＶの加速電圧でＩＱＩ４Ｃ
１）の面密度だけ注入する）により形成する（同図（ｂ
））。

次に、ホトレジスト層３４を除去し、ＣＶＤ法あるいは
スパッタ法等によりＳｉｎｇの絶縁膜３６を０．１〜０
．５μｍ程度被着する。このとき、絶縁膜３６がダミー
ゲート３３１の側壁にもほぼ同じ厚さだけ堆積する。つ
いで、イオン注入された高濃度ｎ土層３５を７００〜９
００℃で５〜３０分間の活性化熱処理を行なう。このと
き、高濃度ｎ土層３５は注入時のマスク端から０．１〜
０．２μｍ程度主平面方向に拡散する。また、基板３０
の表面は絶縁膜３２が均一に覆っているため、活性化熱
処理による歪が局在することはない。さらに、本実施例
では絶縁膜３２と絶縁膜３６とがそれぞれＳｉ３Ｎオ。

ＳｉＯ□であるので、応力が引張応力と圧縮応力との逆
方向に働くため基板３０の表面には歪が入り難くなる（
同図（Ｃ））。

次に、ＲＩＥ等の方向性のあるエツチング法により絶縁
膜３６．３２をエツチングし、基板３０の高濃度ｎ土層
３５の表面および゛ダミーゲート３３１の表面を露出さ
せる。このとき、ダミーゲート３３°の側壁には絶縁膜
３６°が残っている。

ついで、ＡｕＧｅ合金等のオーミック接触となる金属層
３７を全面に０．１〜０．５μｍ程度蒸着し、さらに、
ホトレジスト材３８等の有機材料をその表面が平坦とな
るように全面に０．５〜５μｍ程度塗布する。そして、
ホトレジスト材３８を表面から均一にエツチングしてダ
ミーゲート３３“上の１−ミンク金属゛層３７を露出せ
しめる。ここでのホトレジスト材３８のエツチングは、
Ｏｔ等のプラズマ（たとえば圧力０．５Ｔｏｒｒ、電力
１００　Ｗの条件）を用いることにより容易に行える（
同図（ｄ））。

次に、イオンミーリング等の方法によりホトレジスト材
３８をマスクとしてダミーゲート３３′および絶縁膜３
６’上のオーミック金属層３７をエツチングし、ダミー
ゲート３３″および絶縁膜３６”を露出する（同図（ｅ
））。

次ぎに、ダミーゲート３３°の側壁に付着している絶縁
膜３６’およびオーミック金属３７ａ。

３７ｂ上のホトレジスト材３８ａ、３８ｂをマスクとし
てダミーゲート３３°と絶縁膜３２とを選択的にエツチ
ングしてゲート領域となる基板３０表面を露出させる（
同図（ｆ））。

次に、ホトレジスト材３８ａ、３８ｂを０□プラズマ等
で除去し、全面にＴｉ／ＰＬ／Ａｕ等のショットキ接合
となる金属層３９をスパッタ法や蒸着法等により厚さ０
．１−１μｍ程度被着する。ついで、ホトレジスト材６
０等の有機材料をその表面が平坦となるように全面に０
．５〜５μｍ程度塗布し、ホトレジスト材・６０を表面
から均一にエツチングして絶縁膜３６°上の金属層３９
を露出せしめる（同図（ｇ））。

そして、ホトレジスト材６０をマスクとして絶縁膜３６
１上の金属層３９をエツチングし、ショットキ金属３９
をソース電極３９ａ、ドレイン電極３９ｂ、ゲート電極
３９ｃに分離してＦＥＴが完成する（同図（ｈ））。

第２図（ａ）〜（ｇ）は本発明の第２の実施例を示す断
面図であり、同図（ｇ）は本実施例の完成時の状態を、
同図（ａ）〜（ｆ）は本実施例の製造工程における状態
をそれぞれ示している。

半絶縁性ＧａＡｓ基板４０の一主面に形成されたｎ形能
助層（キャリア濃度〜１０１ＴＣ「３．厚さ〜０．１μ
ｍ）４１上にＣＶＤ法またはスパッタ法等によりＳｉ３
Ｎ、の絶縁膜４２を０．１〜０．２　ｐｍの厚さに全面
に形成する。ついで、絶縁膜４２上にダミーゲート４３
を５ｉｉＮ４．５ｉｎ１等の絶縁膜、Ｍｏ、’ｒ’ａ。

Ｔ　ｉ　、　Ｗ、　ＷＳｉ等の金属層あるいはＳｔ、Ｇ
ｅ等の半導体層で０．３〜１．０μｍ程度に形成する。

なお、このとき、ダミーゲート４３は基板４０の主表面
に対して直立するように形成する。その後、ＣＶＤ法ま
たはスパッタ法によりＳｉｎｇの絶縁膜４４をダミーゲ
ート４３の側壁にも付着するように０．１〜０．５μｍ
程度の厚さに形成する（第２図（ａ））。

次に、ＲＩＦ、等の異方性のあるエツチング法によりダ
ミーゲート４３の側壁に付着した絶縁膜４４°のみを残
すように絶縁膜４４を除去する。このときの絶縁膜４４
’の厚さくは０．１〜０．５μｍとなっている。ついで
、イオン注入法（例えばＳｉ＋イオンを５０〜２００に
■の加速電圧でＩＱ”ｃｍ−”の面密度だけ注入する）
により、高濃度ｎ土層４５　（キャリア濃度１０”ａｍ
−３以上）をダミーゲート４３および絶縁膜４４′をマ
スクとして形成す°る。その後イオン注入の活性化熱処
理を７５０〜９００℃で５〜３０分間行なう。このとき
、高濃度ｎ土層４５は主面方向に０．１〜０．２μｍ程
度拡散している。また、基板４０の表面は絶縁膜４２に
より均一に覆われた状態となっているため、この熱処理
によっても歪が局在化しない（同図（ｂ））。

次に、ダミーゲート４３および絶縁膜４４°をマスクと
して絶縁膜４２をエツチングし、ソースおよびドレイン
領域を開口した後、ＡｕＧｅ合金等のオーミック電極金
属４６を蒸着法等で全面に厚さ０．１〜０．５μｍ程度
に形成する。なお、このとき高濃度ｎ土層４５は上述し
たように絶縁膜４４°の端から主面方向に０．１〜０．
２μｍ程度拡散しているため、オーミック電極金属４６
がゲート領域４１上に直接形成されることはない。つい
で、ホトレジスト材等の有機材料４７を厚さ１〜５μｍ
程度に全面に塗布してその表面を平坦化した後、このホ
トレジスト材４７をその表面から均一にエツチング除去
してゆ“き、ダミーゲート４３および絶縁膜４４“上の
オーミック電極金属４６を露出させる。このときのホト
レジスト材４７のエツチングは、第１実施例の場合と同
様に０□プラズマ（たとえば圧力０．５Ｔｏｒｒ、電力
１００Ｗの条件）等で容易に行なうことができる（同図
（Ｃ））。

次に、Ａ「イオンのミーリング法（例えば加速電圧３０
０−１０００Ｖ、圧力２　Ｘ　１０−’Ｔｏｒｒ程度の
条件で良い）等により露出したオーミック電極金属４６
をエツチングし、ソース電極４６ａおよびドレイン電極
４６ｂをダミーゲート４３および絶縁膜４４°を挟んで
自己整合的に分離して形成すると共にダミーゲート４３
の表面を露出させる（同図（ｄ））。

次に、露出したダミーゲート４３を選択的にエツチング
し、さらに、絶縁膜４４’をマスクとして絶縁膜４２を
エツチングして基板４０表面のゲーＨ１域を露出する。

このとき、ダミーゲート４３の材料に５ｉＪｎからなる
絶縁物、Ｍｏ、Ｔａ。

Ｔ　ｉ　、　Ｗ、　ＷＳｉ等の金属またはＳｉ、Ｇｅ等
の半導体を用い、絶縁膜４４°にＳｉＯ□を用いている
ので、ＣＦ、等のフロンガスによるＲＩＥ等で十分な選
択エツチングが可能である。なお、ソース電極４６ａお
よびドレイン電極４６ｂ上にはホトレジスト材４７ａ、
４７ｂがそれぞれ残っており、ダミーゲート４３および
絶縁膜４２のエツチングの際の保護材となっている（同
図（ｅ））。

次に、ホトレジスト材４７ａ、４７ｂを除去し、全面に
ショットキ金属４８となるＡ　Ｉ　、　Ｔｉ／Ｐｔ／Ａ
ｕ等をスパッタ法または蒸着法により厚さ０．１〜１μ
ｍ程度被着する。なお、ショットキ金属４８としてＡＩ
を用いる場合は、オーミック電極金属４６のＡｕとの反
応を避けるためにオーミック電極金属４６の最上層をＮ
ｉ、Ｔ’ｉ、Ｍｏ、Ｗ、ＰＬ等で保護しておく。ついで
、ショットキ金属４８をゲート電極として分離するため
に第１実施例と同様にホトレジスト材を用いた平坦化法
を用いる。すなわち、ホトレジスト材４９等の有機材料
をその表面が平坦となるように全面に０．５〜５μｍ程
度塗布し、０□プラズマ等によりホトレジスト材４９を
表面から均一にエツチングして絶縁膜４４“上の金属層
４８を露出せしめる（同図（ｆ））。

次に、露出したショットキ金属４８をＲＩＥ。

イオンミーリングまたは化学エツチング等により除去し
、ゲート電極４８ｃをソース電極４８ａ。

ドレイン電極４８ｂから電気的に分離することにより、
高濃度ｎ土層４５とソース、ゲート、ドレインの各電極
とが自己整合されたＦＥＴが完成する（同図（ｇ））。

第３図（ａ）〜（ｅ）は本発明の第３の実施例を示す断
面図であり、同図（ｅ）は本実施例の完成時の状態を、
同図（ａ）〜（ｄ）は本実施例の製造工程における状態
をそれぞれ示している。

半絶縁性ＧａＡｓ基板５０の主表面に形成されたｎ形能
助層５１上に、ＣＶＤ法またはスパッタ法等によりＳｉ
３Ｎ４の絶縁膜５２を０．１〜０．２　ａｍの厚さに全
面に形成する。絶縁膜５２上にダミーゲートとなるホト
レジスト材等の有機材料５３を厚さ０．３〜２μｍ、長
さ１．ｃｒｍ程度で主表面に対して直立するように形成
する。ついで、Ｓｉｎ、の絶縁膜５４をダミーゲート５
３の側壁にも付着するように全面に厚さ０．１〜０．５
μｍ程度形成する。なお、絶縁膜５４の形成温度はダミ
ーゲート５３が熱的に変形しないために２００℃以下と
することが望ましいく第３図（ａ））。

次に、ＲＩＥ等の異方性のあるエツチング法により、ダ
ミーゲート５３の側壁に付着した絶縁膜５４“のみを残
すように絶縁膜５４をエツチングする。このとき、絶−
膜５４°の厚さ【は０．１〜０．５μｍとなる。ついで
、イオン注入法により高濃度ｎ土層５５をダミーゲート
５３および絶縁膜５４°をマスクとして形成する（同図
（ｂ））。

次に、ダミーゲート５３を０□プラズマ等で除去後、イ
オン注入の活性化熱処理を７５０〜９００℃で５〜３０
分間行なう。°このときの基板５０の表面は第１および
第２実施例と同様に絶縁膜５２が均一に覆った状態とな
っており、歪の局在化が防止されている。また、このと
き、イオン注入による高濃度ｎ土層５５は活性化熱処理
により主面方向に０．１〜０．２μｍ程度拡散している
。ついで、ホトレジスト材等の有機材料５６を厚さ０．
１−１μｍ程度に全面に塗布する。このとき、ゲート領
域は絶縁膜５４°が１μｍ程度の狭い間隔で対峙してい
るため他の領域よりもホトレジスト材５６が溜りやすく
、例えば代表的なホトレジストであるＡＺ−１３５０を
用いた場合、平坦部（高濃度ｎ＋十層５上）に０．３μ
ｍの厚さに塗布したときにゲート領域には絶縁膜５４′
とほぼ同じ高さにすなわち１μｍ程度にも厚く溜る（同
図（Ｃ））。

次に、０□プラズマを用いて平坦部のホトレジスト材５
６が無くなるまでエツチングし、ダミーゲートとなるホ
トレジスト材５６′を残す（同図（ｄ））。

次に、第２図（ｃ）〜（ｆ）を用いて述べたオーミック
電極およびショットキ電極の形成工程により高濃度ｎ土
層５５とソース５８ａ、ドレイン５８ｂ、ゲート５８Ｃ
の各電極とが自己整合されたＦＥＴが完成する（第３図
（ｅ））。

なお、ゲート電極およびソース電極間並びにゲート電極
およびドレイン電極間の２層構造絶縁膜の材料は上記実
施例に限定されるものではない。

しかし、上記三実施例のように５ｉｚＮ４等に比して誘
電率の高いＳｔｏｗを上層に用いることにより、ゲート
電極とソース（ドレイン）電極間の寄生容量を低く抑え
ることができる。また、２層構造絶縁膜の下層にＳｉ３
Ｎ、を用いているのはイオン注入後のアニール工程にお
いて優れた特性を持つからである。

また、オーミック電極の熱処理（４００〜５００℃。

０．５〜３分間）は、オーミック電極金属層被着後、ホ
トレジスト材が被着していなければどの工程で行っても
良い。

〔発明の効果〕

以上説明したように本発明の電界効果トランジスタによ
れば、ショットキ接合となるゲート電極金属層が第１の
半導体能動層領域上にドレインおよびソースとなる高濃
度半導体層と重なることなく直立して形成されているの
で、高濃度半導体層とゲート電極金属層とが相互に重な
ることがなく、両者の間に容量がほとんど生じることが
ない。また、ゲート金属として耐熱性のある高抵抗材料
を用いていないので、優れた高周波数特性をもつ。

さらに、ソース、ドレイン電極が２層構造となっている
ので抵抗が低く、しかも、これらがゲート電極と略同程
度の高さとなってトランジスタ表面が平坦化されている
ので集積化を図る際に有利である。

また、本発明の製造方法によれば、ソース、ゲート、ド
レインの各電極の形成およびソース、ドレイン下の高濃
度層の形成を全て自己整合により行うので、マスク合わ
せのための余裕が不要となり、結果物である電界効果ト
ランジスタが微細化される。また、高濃度層形成時のイ
オン活性化熱処理時には基板主面全体に単一の絶縁膜が
被着されているので、高濃度半導体層の異常拡散を抑止
できる。したがってゲート長をサブミクロンに短縮する
ことができ一層の微細化が可能となる。さらに、本発明
の製造方法は特殊な技術を用いることなく既存の製造技
術の有機的な組み合わせであるので既存の製造装置をそ
のまま用いることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す断面図、第２図は本発
明の第２の実施例を示す断面図、第３図は本発明の第３
の実施例を示す断面図、第４図は従来技術であるダミー
ゲート法を示す断面図、第５図は同じ〈従来技術である
耐熱ゲート法を示す断面図である。 ３０．４０．５０・・・半絶縁性ないし絶縁性基板、３
１．４１．５１・・・半導体能動層、３２，４２゜Ｓ２
・・・熱処理保護用絶縁膜、３３’、４３，５３゜５６
′・・・ダミーゲート、３５，４５．５５・・・高濃度
層、３６　’、　　４４　’、　　５４　’−・・絶縁
膜、３７ａ。 ３７ｂ、４６ａ、４６ｂ、５７ａ、５１ｂ・・・オーミ
ック金属層、３９ｃ、４８ｃ、５８ｃ・・・低抵抗ショ
ットキ金属層。 特許出願人　日本電信電話株式会社 代　理　人　山川　数構（ほか１名） 第１図 第１図 第１図 第２図 第２図 ４１　　　　　　　　　　　″ 第２図 第３図 第３図 第４図

Claims (4)

【特許請求の範囲】
1. （１）絶縁性ないし半絶縁性基板の主表面に形成された
   第１の半導体能動層と、第１の半導体能動層を挟むよう
   に配置され第１の半導体能動層と同一導電型で高濃度の
   ２領域からなる第２の半導体層と、第１の半導体能動層
   領域上に直立して形成されたショットキ接合となるゲー
   ト電極金属層と、前記ゲート電極金属層の側壁に連接さ
   れ第２の半導体層の第１の半導体能動層側縁部上に形成
   された第１の絶縁膜層と、前記ゲート電極金属層の側壁
   に連接され第１の絶縁膜層の真上に形成さた第２の絶縁
   膜層と、前記第１の絶縁膜層の側壁に連接され前記第２
   の半導体層上に形成されたオーミック接続となる第１の
   金属層および該第１の金属層の直上部全域に積層され前
   記ゲート電極金属層と同一金属の第２の金属層とからな
   るソースおよびドレイン電極層とを具備する電界効果ト
   ランジスタ。
2. （２）絶縁性ないし半絶縁性基板の主表面に形成された
   第１の半導体能動層全面に第１の絶縁膜を形成する工程
   と、絶縁膜、金属層または半導体層からなり上部におい
   て外周がはみ出すようにホトレジスト層が残されている
   ダミーゲートを第１の絶縁膜上のゲート領域部に形成す
   る工程と、前記ホトレジスト層をマスクとして第１の半
   導体能動層と同一導電形を与えるイオンを基板表面に高
   濃度に注入した後該ホトレジスト層を除去する工程と、
   第２の絶縁膜をダミーゲート側壁にも付着するするよう
   に全面に形成する工程と、前記イオン注入された領域を
   活性化熱処理する工程と、ダミーゲート側壁部以外の第
   ２の絶縁膜をエッチング除去する工程と、ダミーゲート
   および第２絶縁膜をマスクとして第１絶縁膜をエッチン
   グ除去して基板表面を露出する工程と、全面にオーミッ
   ク金属層を被着した後ダミーゲートおよび第２の絶縁膜
   上の該オーミック金属層を選択的にエッチング除去する
   工程と、第２の絶縁膜をマスクとしてダミーゲートおよ
   びその下層にある第１の絶縁膜をエッチング除去して第
   １の半導体能動層を露出する工程と、第１の半導体能動
   層に対してショットキ接合となる金属層を全面に被着す
   る工程と、第２の絶縁膜上の前記ショットキ接合金属層
   を選択的に除去する工程とからなる電界効果トランジス
   タの製造方法。
3. （３）絶縁性ないし半絶縁性基板の主表面に形成された
   第１の半導体能動層全面に第１の絶縁膜を形成する工程
   と、絶縁膜、金属層または半導体層からなるダミーゲー
   トを第１の絶縁膜上のゲート領域部に直立して形成する
   工程と、ダミーゲートの側壁に第２の絶縁膜を形成する
   工程と、ダミーゲートおよび第２絶縁膜をマスクとして
   第１の半導体能動層と同一導電形を与えるイオンを基板
   表面に高濃度に注入した後活性化熱処理する工程と、ダ
   ミーゲートおよび第２絶縁膜をマスクとして第１絶縁膜
   をエッチング除去して基板表面を露出する工程と、全面
   にオーミック金属層を被着した後ダミーゲートおよび第
   ２の絶縁膜上の該オーミック金属層を選択的にエッチン
   グ除去する工程と、第２の絶縁膜をマスクとしてダミー
   ゲートおよびその下層にある第１の絶縁膜をエッチング
   除去して第１の半導体能動層を露出する工程と、第１の
   半導体能動層に対してショットキ接合となる金属層を全
   面に被着する工程と、第２の絶縁膜上の前記ショットキ
   接合金属層を選択的に除去する工程とからなる電界効果
   トランジスタの製造方法。
4. （４）絶縁性ないし半絶縁性基板の主表面に形成された
   第１の半導体能動層全面に第１の絶縁膜を形成する工程
   と、有機材料からなる第１のダミーゲートを第１の絶縁
   膜上のゲート領域部に直立して形成する工程と、第１の
   ダミーゲートの側壁に第２の絶縁膜を形成する工程と、
   第１のダミーゲートおよび第２絶縁膜をマスクとして第
   １の半導体能動層と同一導電形を与えるイオンを基板表
   面に高濃度に注入する工程と、第１のダミーゲートを除
   去してイオン注入された領域を活性化熱処理する工程と
   、第１のダミーゲートが形成されていた部分に有機材料
   からなる第２のダミーゲートを埋め込む工程と、ダミー
   ゲートおよび第２絶縁膜をマスクとして第１絶縁膜をエ
   ッチング除去して基板表面を露出する工程と、全面にオ
   ーミック金属層を被着した後ダミーゲートおよび第２の
   絶縁膜上の該オーミック金属層を選択的にエッチング除
   去する工程と、第２の絶縁膜をマスクとして第２のダミ
   ーゲートおよびその下層にある第１の絶縁膜をエッチン
   グ除去して第１の半導体能動層を露出する工程と、第１
   の半導体能動層に対してショットキ接合となる金属層を
   全面に被着する工程と、第２の絶縁膜上の前記ショット
   キ接合金属層を選択的に除去する工程とからなる電界効
   果トランジスタの製造方法。