JPS6173381A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、半絶縁性基板にＭ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔ　（Ｍａシ
ａｌ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　Ｆ　Ｅ　Ｔ）を形
成した半導体集積回路装置に適用して有効な技術に関す
るものである。

［背景技術］ 半絶縁性基板（ＧａＡｓ）に設けられたＭＥＳＦＥＴは
、動作時間の高速化を図るために、ゲート電極とソース
領域間及びゲート電極とドレイン領域間の直列寄生抵抗
値を低減する必要がある。

そこで、ＭＥＳＦＥＴの直列寄生抵抗値を低減し、動作
時間の高速化を図る技術が知られている（ＮＥＣ技報Ｖ
ｏ１．３６　Ｎｏ、８１９８３．　ｐｐ１２０〜１２３
゜ｒ　Ｇ　ａ　Ａ　ｓデジタルＩＣＪ）。この技術は、
その上部に形成されたマスク部材を利用してゲート電極
をサイドエツチングし、ゲート電極とソース領域又はド
レイン領域との離隔する距離を小さく制御している。さ
らに、前記マスク部材を利用してリフトオフ技術を施し
、ソース領域及びドレイン領域をゲート電極に対して自
己整合で形成している。

この技術によれば、サイドエツチング量により。

ゲート電極とソース領域又はドレイン領域間を例えば０
．４［μｍｌ程度にすることができ、かつ、自己整合に
より、マスク合せ余裕が不要になるので、直列寄生抵抗
値は大幅に低減することができる。

本発明者は、この技術を用いて高い製造歩留りで半導体
集積回路装置を製造するには、ゲート電極の両側部を露
出したままりフトオフ技術でソース領域及びドレイン領
域を形成しているので、ゲート電極とソース領域又はド
レイン領域とのショートを確実に防止する必要があるこ
とを見い出した。

［発明の目的］ 本発明の目的は、半導体集積回路装置の電気的信頼性を
向上することが可能な技術を提供することにある。

本発明の他の目的は、半導体集積回路装置の動作時間の
高速化を図ることが可能な技術を提供することにある。

本発明の他の目的は、半導体集積回路装置の集積度を向
上することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、ＭＥＳＦＥＴのゲート電極の両側部にマスク
部材を介在させてソース領域及びドレイン領域を形成す
ることにより、それらのショートを防止することができ
るので、半導体集積回路装置の電気的信頼性を向上する
ことができる。

以下、本発明の構成について、本発明を、ｎ型のＭＥＳ
ＦＥＴを備えた半導体集積回路装置に適用した実施例と
ともに説明する。

［実施例■］ 第１図乃至第７図は、本発明の実施例■の製造方法を説
明するための各製造工程における半導体集積回路装置の
要部断面図である。

なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

まず、ガリウムヒ素（Ｇ　ａ　Ａ　ｓ　）からなる半絶
縁性基板１を用意する。そして、ＭＥＳＦＥＴ形成領域
の半絶縁性基板１の主面部にシリコンを導入し、ｎ型の
活性化領域２を形成する。

この後、ゲート電極と該ゲート電極を形成するために、
全面に漂電層形成層とマスク部材形成層とを順次積層す
る。そして、前記マスク部材形成層をパターンニングし
てマスク部材３を形成し、第１図に示すように、マスク
部材３を用いてゲート電極となる導電層４を形成する。

マスク部材３は、後の工程でリフトオフ技術が施せるよ
うに、導電層４とエツチング速度が異なり、かつ、不要
に残存してＭＥＳＦＥＴＦの電気的特性を劣化させない
ように、例えば、フォトレジスト膜を用い、その膜厚を
１．０ｃμｍ］程度で形成する。

導電層４は、活性化領域２との良好なショットキー接合
を得る等のために、例えば、チタン（Ｔｉ）、プラチナ
（ｐｔ）及び金（Ａｕ）を順次積層した膜を用い、その
膜厚を０．３［μｍｌ程度にする。なお、導電層４は、
マスク部材３に対する寸法の変換量を小さくし、集積度
を向上するために、異方性エツチング技術により形成さ
れる。

第１図に示す導電層４を形成する工程の後に、ゲート電
極とソース領域又はドレイン領域間のシヨードを防止す
るために、導電層４及びマスク部材３を覆うマスク部材
形成層５を形成する。このマスク部材形成Ｍ５は、マス
ク部材３及び導’７１！層４とエツチング速度が異なり
、かつ、段差部で良好な接着性を得ることができるよう
に、例えば、低温スパッタ技術によって形成した酸化シ
リコン膜を用い、その膜厚を０．１〜０．２［μｍｌ程
度に形成する。また、マスク部材形成層５は、低温スパ
ッタ技術で形成した窒化シリコン膜又は化学的気相析出
技術で形成した酸化シリコン膜、窒化シリコン膜等を用
いてもよい。

この後、第２図に示すように、導電層４の両側部にマス
ク部材を形成するため及びリフトオフ技術でソース領域
及びドレイン領域を形成するために、ＭＥＳＦＥＴ形成
領域以外のマスク部材形成層５の上部に、マスク部材６
を形成する。このマスク部材６は４マスク部材形成層５
とエツチング速度が異なるように、例えば、フォトレジ
スト膜を用いて形成する。

第２図に示すマスク部材６を形成する工程の後に、マス
ク部材６をエツチング用マスクとして用い、マスク部材
形成層５に異方性エツチング技術を施すことにより、第
３図に示すように、少なくとも導電Ｍ４の両側部にマス
ク部材５Ａを形成する。このマスク部材５Ａは、導電層
４の両側部に自己整合で、かつ、０．１〜０．２［μｍ
ｌ程度の極めて薄い膜厚で形成することができる。

第３図に示すマスク部材５Ａを形成する工程の後に、ソ
ース領域及びドレイン領域を形成するために、前記マス
ク部材５Ａの形成で露出された活性化領域２の主面上部
、マスク部材３上部及びマスク部材６上部に導電層形成
層７を形成する。この導電層７は、活性化領域２との良
好なオーミック接合を得る等のために１例えば、金−ゲ
ルマニウム（Ａｕ−Ｇｅ）、ニッケル（Ｎｉ）及び金（
Ａｕ）を順次積層した膜を用い、その膜厚を０．１５　
［μｍｌ程度に形成する。

第４図に示す導電層形成層７を形成する工程の後に、等
方性エツチング技術を施し、第５図に示すように、マス
ク部材５Ａを除去する。

第５図に示すマスク部材５Ａを除去する工程の後に、マ
スク部材３．６を除去してそれらの上部に形成された不
要な導電層形成Ｎ７を除去する（リフトオフ技術）こと
により、ソース領域又はドレイン領域として使用される
導電層７Ａを形成する。

そして、不要に残存しているマスク部材形成層５を除去
することにより、第６図に示すように、活性化領域２の
主面上部に、ゲート電極として使用される導電層４と、
ソース領域又はドレイン領域として使用される導電層７
Ａが形成される。

前記導電層４（ゲート″電極）と導電層７Ａ（ソース領
域又はトレイン領域）とは、マスク部材５Ａを介在して
形成したので、それらが接触してショートを生じること
がなくなる。

また、導電層４は、マスク部材３．５Ａとで包み込むよ
うに形成して導電層形成層７を形成し、この後、マスク
部材３．７Ａの除去によって不要な導電層形成層７を完
全に除去することができるので、導電層４と導電層７Ａ
とがショートを生じることかなくなる。

また、導電層４と導電Ｊ？！Ｊ７Ａとの離隔する距殖は
、０，１〜０．２［μｍｌ程度の極めて薄い膜厚のマス
ク部材７Ａで制御することができるので、それらの間の
活性化領域２における直列寄生抵抗値を低減することが
できる。

また、導電層４と導電層７Ａとは、０，１〜０．２［μ
ｍｌ程度の極めて薄い膜厚のマスク部材７Ａを介在して
形成したので、それらの離隔する距離を小さくし、ＭＥ
ＳＦＥＴの占有面積を縮小することができる。

さらに、導電層７は、マスク部材５Ａを介在して導電層
４に対して自己整合で形成したことにより、マスク合せ
余裕を必要としないので、ＭＥＳＦＥＴの占有面積を縮
小することができる。

前記第６図に示す導Ｎ、層４．７Ａを形成する工程の後
に、絶縁膜８を形成し、導電Ｆ！Ｊ７Ａ上部の絶縁膜８
を除去して接続孔９を形成する。

そして、第７図に示すように、接続孔９を通して導電層
７Ａと接続するように、絶縁膜８の上部に配線として使
用される導ｆｆｉ層１０を形成する。

これら一連の製造工程によって、本実施例のＭＥＳＦＥ
Ｔは完成する。なお、この後に、保護膜等の処理工程を
施してもよい。

なお、前記マスク部材３は、フォトレジスト膜以外に、
酸化シリコン膜、窒化シリコン膜等で形成してもよい。

また、前記実施例は、マスク部材形成層５を形成し、マ
スク部材６を形成した後に、マスク部材５を形成した例
について説明したが、マスク部材形成層５を形成し、マ
スク部材５Ａを形成した後に、マスク部材６を形成して
もよい。

［実施例■］ 本実施例■は、ゲート電極の両側部のｎ型の活性化領域
にｎ＋型の活性化領域を設けた例を説明するためのもの
である。

第８図及び第９図は、本発明の実施例■の製造方法を説
明するための各製造工程における半導体集積回路装置の
要部断面図である。

まず、半絶縁性基板１にｎ型の活性化領域２を形成する
。

この後、ゲート電極、ｎ＋型の活性化領域及びゲート電
極を形成するために、全面に導電層形成層、第１のマス
ク部材形成層及び第２のマスク部材形成層を順次積層す
る。そして、前記第２のマスク部材形成層をパターンニ
ングしてマスク部材３Ａを形成し、第８図に示すように
、マスク部材３Ａを用いてマスク部材３Ｂ及び導電Ｍ４
を形成する。

マスク部材３Ａは、マスク部材３Ｂ及び導電層４とエツ
チング速度が異なるように１例えば、フォトレジスト膜
を用いる。

マスク部材３Ｂは、ｎ＋型の活性化領域を形成する不純
物導入用マスク及び導入される不純物の引き伸し拡散に
耐え得るように、例えば、酸化シリコン膜で形成する。

第８図に示す導電層４を形成する工程の後に。

マスク部材３Ａを除去する。

そして、前記実施例Ｉと同様に、マスク部材形成層５を
形成し、マスク部材６を形成する。

この後、主として、マスク部材３Ｂ及びマスク部材６を
不純物導入用マスクとして用い、導電層４両側部のマス
ク部材形成層５を通した活性化領域２主面部にｎ型の不
純物を導入する。そして。

この導入された不純物に引き伸し拡散を施し、第９図に
示すように、ｎ＋型の活性化領域２Ａを′形成する。

活性化領域２Ａは、不純物濃度が高いので、ソース領域
又はドレイン領域となる導電層７Ａ下部の抵抗値を低減
し、さらに、導電層４下部に多少回り込むので、Ｍ　Ｅ
　Ｓ　Ｆ　Ｅ　Ｔの直列寄生抵抗値を低減することがで
きる。

第９図に示す活性化領域２Ａを形成する工程の後に、前
記実施例Ｉの第２図に示すマスク部材６を形成する工程
以後の工程を施すことにより、本実施例のＭＥＳＦＥＴ
は完成する。

［効果］ 以上説明したように、本願によって開示された新規な技
術によれば、以下に述べる効果を得ることができる。

（１）ゲート電極とソース領域又はドレイン領域とを、
ゲート電極の両側部に形成したマスク部材を介在して形
成させたので、それらが接触してショートを生じること
がなくなる。

（２）前記（１）により、Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔは正
常な動作をすることができるので、半導体集積回路装置
の電気的信頼性を向上することができる。

（３）ゲート電極とソース領域又はドレイン領域との離
隔する距離を、ゲート電極の両側部に形成した極めて薄
い膜厚のマスク部材で制御したので。

それらの間の活性化領域における直列寄生抵抗値を低減
することができる。

（４）前記（３）により、ＭＥＳＦＥＴの直列寄生抵抗
値を低減することができるので、半導体集積回路装置の
動作時間の高速化を図ることができる。

（５）ゲート電極とソース領域又はドレイン領域とを、
極めて薄い膜厚のマスク部材を介在して形成したので、
それらの離隔する距離を小さくシ。

ＭＥＳＦＥＴの占有面積を縮小することができる。

（６）ソース領域及びドレイン領域を、マスク部材を介
在させ、ゲート電極に対して自己整合で形成したことに
より、それらのマスク合せ余裕を必要としないので、Ｍ
ＥＳＦＥＴの占有面積を縮小することができる。

（７）前記（５）及び（６）により、ＭＥＳＦＥＴの占
有面積を縮小することができるので、半導体集積回路装
置の集積度を向上することができる。

以上１本発明者によってなされた発明を、前記実施例に
もとすき具体的に説明したが１本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて１種々変形し得ることは勿論である。

例えば、前記実施例は、本発明を、ｎ型のＭＥＳＦＥＴ
を備えた半導体集積回路装置に適用した例について説明
したが、ｐ型のＭＥＳＦＥＴを備えた半導体集積回路装
置に適用してもよい。

【図面の簡単な説明】

第１図乃至第７図は１本発明の実施例■の製造方法を説
明するための各製造工程における半導体集積回路装置の
要部断面図、 第８図乃至第９図は１本発明の実施例■の製造方法を説
明するための各製造工程における半導体集積回路装置の
要部断面図である。 図中、■・・・半絶縁性基板、２．２Ａ・・・活性化領
域、３．３Ａ、３Ｂ、５Ａ、６・・マスク部材、４゜７
Ａ、１０・・・導電層、５，７・・・導１！層形成層、
８・・・絶縁膜、９・・・接続孔である。 第　　　１　　図 第　　２　　図 第　　３　　図 第　　４　　図 第　　５　　図 第　　　６　　図 第　　７　　　図 第　　８　　図 、′ 第　　９　　図

Claims (1)

1. 【特許請求の範囲】 １、半絶縁性基板にＭＥＳＦＥＴを形成する半導体集積
   回路装置の製造方法において、前記半絶縁性基板の活性
   化領域上部に、第１の導電層と該第１の導電層の上部に
   エッチング速度が異なる第１のマスク部材を形成する工
   程と、前記第１の導電層の側部に、該第１の導電層及び
   第１のマスク部材とエッチング速度が異なる第２のマス
   ク部材を形成する工程と、前記第１のマスク部材の上部
   及び第２のマスク部材を介在した第１の導電層の両側部
   の活性化領域上部に、第２の導電層を形成する工程と、
   前記第２のマスク部材を除去し、この後、第１のマスク
   部材を除去してその上部に形成された第２の導電層を除
   去する工程とを具備したことを特徴とする半導体集積回
   路装置の製造方法。 ２、前記第１のマスク部材は、前記第１の導電層を形成
   したエッチング用マスク部材であることを特徴とする特
   許請求の範囲第１項に記載の半導体集積回路装置の製造
   方法。 ３、前記第２のマスク部材は、第１の導電層と第２のマ
   スク部材とを覆うマスク部材形成層を形成した後に、異
   方性エッチング技術で第１の導電層の両側部以外のマス
   ク部材形成層を除去して形成したことを特徴とする特許
   請求の範囲第１項又は第２項に記載の半導体集積回路装
   置の製造方法。