JPS635572A - 接合型電解効果トランジスタの製造方法 - Google Patents
接合型電解効果トランジスタの製造方法Info
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- JPS635572A JPS635572A JP15037386A JP15037386A JPS635572A JP S635572 A JPS635572 A JP S635572A JP 15037386 A JP15037386 A JP 15037386A JP 15037386 A JP15037386 A JP 15037386A JP S635572 A JPS635572 A JP S635572A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は特に低雑音、高速電子回路に適する電界効果ト
ランジスタの製造方法に関する。
ランジスタの製造方法に関する。
電子回路素子として重要な電界効果トランジスタは、低
雑音で高速動作させるためには、相互コンダクタンスを
大きくし、かつ寄生抵抗を減らす必要がある。そのため
この電界効果トランジスタのゲート・ドレイン間隔、ゲ
ート・ソース間隔を短かくすればよく、通常はゲート部
をソース、ドレインから自己整合的に分離する方法が広
く用いられている。
雑音で高速動作させるためには、相互コンダクタンスを
大きくし、かつ寄生抵抗を減らす必要がある。そのため
この電界効果トランジスタのゲート・ドレイン間隔、ゲ
ート・ソース間隔を短かくすればよく、通常はゲート部
をソース、ドレインから自己整合的に分離する方法が広
く用いられている。
ところで、接合型電界効果トランジスタのゲートは、ソ
ース、ドレイン間に形成されたｐｎ接合部に対応し、従
来からエピタキシャル成長により形成したｐｎ接合を有
するウェハーに、ゲート金属パターンを形成し、これを
マスクとしてこのウェハーをエツチングしてゲート形成
している。この時半導体層のサイドエツチングにより生
じるゲート電極のひさしを利用して、ソース及びドレイ
ン電極を蒸着する際、ゲートとソース・ドレインを自己
整合的に分離する方法が知られていた（雑誌［アイイイ
イ エレクトロニクス デバイスレターズ（ＩＥＥＥ
Ｅｅｌｅｃｔｒｏｎｉｃｓ Ｄｅｖｉｃｅ Ｌｅｔｔｅ
ｒｓ）」ＥＤ Ｌ −５、７ｐ ｏ５（ｔｊａｏ参照）
。
ース、ドレイン間に形成されたｐｎ接合部に対応し、従
来からエピタキシャル成長により形成したｐｎ接合を有
するウェハーに、ゲート金属パターンを形成し、これを
マスクとしてこのウェハーをエツチングしてゲート形成
している。この時半導体層のサイドエツチングにより生
じるゲート電極のひさしを利用して、ソース及びドレイ
ン電極を蒸着する際、ゲートとソース・ドレインを自己
整合的に分離する方法が知られていた（雑誌［アイイイ
イ エレクトロニクス デバイスレターズ（ＩＥＥＥ
Ｅｅｌｅｃｔｒｏｎｉｃｓ Ｄｅｖｉｃｅ Ｌｅｔｔｅ
ｒｓ）」ＥＤ Ｌ −５、７ｐ ｏ５（ｔｊａｏ参照）
。
この方法においては、ゲートとソース、ドレイン間の距
離が半導体層のゲート電極金属パターンに対するサイド
エツチング量に対応し少ない方がよい、しかし、この方
法は、金属をマスクとしているため、エツチング中にサ
イドエッチ量を確かめることができず、サイドエッチ量
を１μｍ以下に再現性良く制御することが困難なため、
ゲート・ソース間隔、ゲート・ドレイン間隔を短がくし
な寄生抵抗の小さい低雑音、高速動作のできる接合型電
界効果トランジスタが得られないといった欠点を有して
いた。
離が半導体層のゲート電極金属パターンに対するサイド
エツチング量に対応し少ない方がよい、しかし、この方
法は、金属をマスクとしているため、エツチング中にサ
イドエッチ量を確かめることができず、サイドエッチ量
を１μｍ以下に再現性良く制御することが困難なため、
ゲート・ソース間隔、ゲート・ドレイン間隔を短がくし
な寄生抵抗の小さい低雑音、高速動作のできる接合型電
界効果トランジスタが得られないといった欠点を有して
いた。
本発明の目的は、このような欠点を除去し、ゲート・ソ
ース、ゲート・ドレイン間隔を０．５μｍまで縮めるこ
とができ、寄生抵抗が小さく、低雑音、高速動作可能な
接合型電界効果トランジスタを再現性良く製造できる電
界効果トランジスタの製造方法を提供することにある。
ース、ゲート・ドレイン間隔を０．５μｍまで縮めるこ
とができ、寄生抵抗が小さく、低雑音、高速動作可能な
接合型電界効果トランジスタを再現性良く製造できる電
界効果トランジスタの製造方法を提供することにある。
本発明の接合型電界効果トランジスタの製造方法の構成
は、半絶縁性基体上に同一電導性でかつ混晶組成の異な
る二層の上部半導体層および下部半導体層を形成し、こ
の上部半導体層の一部を第１の誘電体マスクによりエツ
チングする第１の工程と、前記第１の誘電体マスクを含
む各半導体層上に第２の誘電体を堆積させる第２の工程
と、前記第２の誘電体をドライエツチングし前記下部半
導体層の一部を露出させ第２の誘電体マスクを形成する
第３の工程と、前記第１および第２の誘電体マスクを用
いて不純物を前記下部半導体の一部に選択的に導入する
第４の工程と、前記下部半導体層の不純物導入部上およ
び前記上部半導体層上にリフトオフ法によりそれぞれ電
極を形成する第５の工程とを含むことを特徴とする。
は、半絶縁性基体上に同一電導性でかつ混晶組成の異な
る二層の上部半導体層および下部半導体層を形成し、こ
の上部半導体層の一部を第１の誘電体マスクによりエツ
チングする第１の工程と、前記第１の誘電体マスクを含
む各半導体層上に第２の誘電体を堆積させる第２の工程
と、前記第２の誘電体をドライエツチングし前記下部半
導体層の一部を露出させ第２の誘電体マスクを形成する
第３の工程と、前記第１および第２の誘電体マスクを用
いて不純物を前記下部半導体の一部に選択的に導入する
第４の工程と、前記下部半導体層の不純物導入部上およ
び前記上部半導体層上にリフトオフ法によりそれぞれ電
極を形成する第５の工程とを含むことを特徴とする。
次に図面を参照して本発明の詳細な説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例の接合型電界
効果トランジスタの製造方法を工程順に説明する断面図
である０本実施例は、まず、半絶縁性ＩｎＰよりなる基
体１上に、層厚が０．５μｍでキャリア濃度が２×１０
１１０１７Ｃのｎ型ＩｎＰよりなる能動層２１層厚が０
１μｍでキャリア濃度が５Ｘ１０”Ｃｌｍ−’のｎ型Ｉ
ｎ Ｏ，７６Ｇ ａ Ｏ。
効果トランジスタの製造方法を工程順に説明する断面図
である０本実施例は、まず、半絶縁性ＩｎＰよりなる基
体１上に、層厚が０．５μｍでキャリア濃度が２×１０
１１０１７Ｃのｎ型ＩｎＰよりなる能動層２１層厚が０
１μｍでキャリア濃度が５Ｘ１０”Ｃｌｍ−’のｎ型Ｉ
ｎ Ｏ，７６Ｇ ａ Ｏ。
２４Ａ Ｓ Ｏ，５６Ｐ ０．４４よりなるコンタクト
層３を順次積層するこの積層をＳｉ○２メサエッチング
マスクを用いて、逆メサ方向に長さ２００μｍ９幅１０
０μｍの大きさに、硫酸：過酸化水素；水＝３：ｌ：１
の第１のエツチング液、及び塩酸：燐酸＝４：１の第２
のエツチング液により、各コンタクト層３．能動層２を
エツチングしてメサ４を形成する。次に、この５ｉ０２
メサエツチンクマスクを除去した後、第１のＳｉ○２膜
５を堆積し、メサ４上に逆メサ方向に幅１μｍの開ロバ
ターンを形成する。これをマスクとして第１のエツチン
グ液により、コンタクト層３を選択的にエツチング除去
し、更に第１のＳｉＯ□膜５のマスクに対して０．５μ
ｍのサイドエツチングを生じさせる。
層３を順次積層するこの積層をＳｉ○２メサエッチング
マスクを用いて、逆メサ方向に長さ２００μｍ９幅１０
０μｍの大きさに、硫酸：過酸化水素；水＝３：ｌ：１
の第１のエツチング液、及び塩酸：燐酸＝４：１の第２
のエツチング液により、各コンタクト層３．能動層２を
エツチングしてメサ４を形成する。次に、この５ｉ０２
メサエツチンクマスクを除去した後、第１のＳｉ○２膜
５を堆積し、メサ４上に逆メサ方向に幅１μｍの開ロバ
ターンを形成する。これをマスクとして第１のエツチン
グ液により、コンタクト層３を選択的にエツチング除去
し、更に第１のＳｉＯ□膜５のマスクに対して０．５μ
ｍのサイドエツチングを生じさせる。
次に全面に第２の５ｉ０２膜６を０．２μｍ堆積させる
（第１図（ａ））。
（第１図（ａ））。
次に、ＣＦ４ガスにより第３の５ｉ０２膜６をドライエ
ツチングして、先にコンタクト層３を除去した部分にひ
さしを有する開ロバターンを形成し、これをマスクとし
て亜鉛を０．３μｍの深さまで熱拡散し、熱拡散部７を
形成する（第１図（ｂ））。
ツチングして、先にコンタクト層３を除去した部分にひ
さしを有する開ロバターンを形成し、これをマスクとし
て亜鉛を０．３μｍの深さまで熱拡散し、熱拡散部７を
形成する（第１図（ｂ））。
次に、熱拡散に用いたマスクにより、金・亜鉛合金をリ
ストオフしてゲート電極８を形成する（第１図（Ｃ））
。最後に、金・ゲルマニウム合金を用いてリフトオフ法
により、ソース電極９、ドレイン電８ｉ１０を形成し、
素子を完成させる（第１図（ｄ））。
ストオフしてゲート電極８を形成する（第１図（Ｃ））
。最後に、金・ゲルマニウム合金を用いてリフトオフ法
により、ソース電極９、ドレイン電８ｉ１０を形成し、
素子を完成させる（第１図（ｄ））。
本実施例においては、ゲート・ドレイン、ゲート・ソー
ス間隔がコンタクト層３と熱拡散部７との距離に対応し
、この距離はコンタクト層３の工ッチング時に生じるサ
イドエッチ量、第２のＳｉｏ２膜６の堆積時に生じる５
ｉ０２マスクのひさしの増加量、及び熱拡散時の横波が
りにより決定され、サイドエッチ量はエツチング中に確
認でき、ひさしの増加量は堆積厚にほぼ等しく、横波が
りは深さにほぼ等しいため、いずれも制御性、再現性の
点ですぐれている。
ス間隔がコンタクト層３と熱拡散部７との距離に対応し
、この距離はコンタクト層３の工ッチング時に生じるサ
イドエッチ量、第２のＳｉｏ２膜６の堆積時に生じる５
ｉ０２マスクのひさしの増加量、及び熱拡散時の横波が
りにより決定され、サイドエッチ量はエツチング中に確
認でき、ひさしの増加量は堆積厚にほぼ等しく、横波が
りは深さにほぼ等しいため、いずれも制御性、再現性の
点ですぐれている。
従って、ゲートとソース、ドレイン間の寄生抵抗を従来
に比べ１／２以下に抑えて低雑音、高速の接合型電界効
果トランジスタを制御性、再現性良く製造することがで
きる。
に比べ１／２以下に抑えて低雑音、高速の接合型電界効
果トランジスタを制御性、再現性良く製造することがで
きる。
なお、エツチング及び熱拡散用マスクは、半導体層との
密着性がよければいかなる誘電体であってもよく、また
各層の材料は選択エツチング可能でかつ接合型電界効果
トランジスタとして動作するものであればいかなる材料
でも良い。
密着性がよければいかなる誘電体であってもよく、また
各層の材料は選択エツチング可能でかつ接合型電界効果
トランジスタとして動作するものであればいかなる材料
でも良い。
以上説明したように、本発明によれば、ゲートとソース
・ドレイン間隔を短縮し、寄生抵抗を低減した低雑音、
高速の接合型電界効果トランジスタが制御性、再現性良
く製造可能となる。
・ドレイン間隔を短縮し、寄生抵抗を低減した低雑音、
高速の接合型電界効果トランジスタが制御性、再現性良
く製造可能となる。
第１図（ａ）〜（ｄ）は本発明の一実施例を工程順に示
した素子の断面図である。
した素子の断面図である。
Claims (1)
- 半絶縁性基体上に同一伝導性でかつ混晶組成の異なる二
層の上部半導体層および下部半導体層を形成しこの上部
半導体層の一部を第１の誘電体マスクによりエッチング
する第１の工程と、前記第１の誘電体マスクを含む半導
体層上に第２の誘電体を堆積させる第２の工程と、前記
第２の誘電体をドライエッチングし前記下部半導体層を
露出させ第２の誘電体マスクを形成する第３の工程と、
前記第１および第２の誘電体マスクを用いて不純物を前
記下部半導体層の一部に選択的に導入する第４工程と、
前記下部半導体層の不純物導入部および上部半導体層上
にリフトオフ法によりそれぞれ電極を形成する第５の工
程とを含む接合型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15037386A JPS635572A (ja) | 1986-06-25 | 1986-06-25 | 接合型電解効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15037386A JPS635572A (ja) | 1986-06-25 | 1986-06-25 | 接合型電解効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS635572A true JPS635572A (ja) | 1988-01-11 |
Family
ID=15495574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15037386A Pending JPS635572A (ja) | 1986-06-25 | 1986-06-25 | 接合型電解効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS635572A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1270252A3 (en) * | 2001-06-29 | 2003-11-05 | Eastman Kodak Company | Method for preparing an ink jet recording element |
-
1986
- 1986-06-25 JP JP15037386A patent/JPS635572A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1270252A3 (en) * | 2001-06-29 | 2003-11-05 | Eastman Kodak Company | Method for preparing an ink jet recording element |
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