JPH0439941A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電界効果トランジスタに係り、特にリセス構
造といわれるゲート電極構造を有する電界効果トランジ
スタに関するものである。
造といわれるゲート電極構造を有する電界効果トランジ
スタに関するものである。
高周波電界効果トランジスタ、特にガリウム。
砒素（以下ＧａＡｓと呼ぶ）からなるショットキーバリ
ア型電界効果トランジスタ（以下ＭＥＳ−Ｆ”ＥＴと呼
ぶ）は、高周波回路において従来から数多く用いられて
いる（Ｓｌ）バイポーラトランジスタの有する特性限界
を打破しつるマイクロ波トランジスタとして実用化され
たものであるっそしてＭＥＳ−ＦＥＴにおいてはこれを
マイクロ波で使用する際における高利得、高効率を得る
ため、ソース電極間のソース抵抗の低減を図ることが重
要となっている。
ア型電界効果トランジスタ（以下ＭＥＳ−Ｆ”ＥＴと呼
ぶ）は、高周波回路において従来から数多く用いられて
いる（Ｓｌ）バイポーラトランジスタの有する特性限界
を打破しつるマイクロ波トランジスタとして実用化され
たものであるっそしてＭＥＳ−ＦＥＴにおいてはこれを
マイクロ波で使用する際における高利得、高効率を得る
ため、ソース電極間のソース抵抗の低減を図ることが重
要となっている。
そこで従来の通常の高出力ＭＥＳ−ＦＥＴにおいては第
３図の要部断面図で示すように、ソース電極■とドレイ
ン電極Ｑυとの間に所定深嘔を有する１段の凹部のを形
成するとともに、この凹部のの底面にゲート電極θを配
設したリセス構造といわれるゲート電極構造が採用され
ており、凹部−の深さおよび幅の最適化を図ることによ
って、良好な性能などが得られるようになっている。な
お、第３図における符号例は半絶縁性を有するＧａＡｓ
基板、ＧはＧａＡ９基板□□□の表面に形成された動作
層としてのｎ型ＧａＡｓ半導体層であり、弛は模式的に
示すソース抵抗である。
３図の要部断面図で示すように、ソース電極■とドレイ
ン電極Ｑυとの間に所定深嘔を有する１段の凹部のを形
成するとともに、この凹部のの底面にゲート電極θを配
設したリセス構造といわれるゲート電極構造が採用され
ており、凹部−の深さおよび幅の最適化を図ることによ
って、良好な性能などが得られるようになっている。な
お、第３図における符号例は半絶縁性を有するＧａＡｓ
基板、ＧはＧａＡ９基板□□□の表面に形成された動作
層としてのｎ型ＧａＡｓ半導体層であり、弛は模式的に
示すソース抵抗である。
従来のＭＥｅＳ−ＦｇＴは以上のように構成されていた
ので、凹部の形成時、（ｈＡｓ半導体層四がサイドエツ
チング１れるため、ゲート電極のが被着する凹部＠内底
面において、ゲート電極のエツジと凹部第エツジ間の長
さが大きくなり、その結果必然的にソース抵抗脳が増大
しやすくなるという問題点があった。
ので、凹部の形成時、（ｈＡｓ半導体層四がサイドエツ
チング１れるため、ゲート電極のが被着する凹部＠内底
面において、ゲート電極のエツジと凹部第エツジ間の長
さが大きくなり、その結果必然的にソース抵抗脳が増大
しやすくなるという問題点があった。
この発明は上記のような現状に鑑みて創案されたもので
、ソース電極とゲート電極間のソース抵抗を低減するこ
とが可能な電界効果トランジスタを得ることを目的とす
る。
、ソース電極とゲート電極間のソース抵抗を低減するこ
とが可能な電界効果トランジスタを得ることを目的とす
る。
この発明に係る電界効果トランジスタは、ソース電極と
ドレイン電極との間に凹部を形成し、この凹部の底面に
ゲート電極を配設してなる電界効果トランジスタにおい
て、前記凹部の有する内側面の内、ソース電極側に位置
する内側面を多段壁として形成したものである。
ドレイン電極との間に凹部を形成し、この凹部の底面に
ゲート電極を配設してなる電界効果トランジスタにおい
て、前記凹部の有する内側面の内、ソース電極側に位置
する内側面を多段壁として形成したものである。
この発明における電界効果トランジスタは、ゲート電極
が形成される凹部の有する内側面の内、ソース電極側に
位置する内側面を多段壁として形成したので、ゲート電
極が被着する凹部底面の長さが結果的に短縮化されソー
ス抵抗の低減が図れる。
が形成される凹部の有する内側面の内、ソース電極側に
位置する内側面を多段壁として形成したので、ゲート電
極が被着する凹部底面の長さが結果的に短縮化されソー
ス抵抗の低減が図れる。
以下、この発明の一実施例を図に基づいて説明する。
第１図はこの発明の一実施例であるショットキーバリア
型電界効果トランジスタ（ＭＥＳ−ＦＥＣＴ）の構造を
示す要部断面図である。このＭｇ５−Ｆ ＥＴはガリウ
ム、砒素（ＧａＡｓ ）基板（１）と、その表面上に形
成されたｎ型−Ａｓ牛牛体体層２）とを備えており、こ
の半導体層（２）の表面上にそれぞれ形成でれたソース
電極（４）とドレイン電極（８）とは、所定深さの凹部
（５）の底面にゲート電極（６）が形成されてなるリセ
ス構造を介して互いに対向配置されている。そして、こ
の凹部（６）の有する内側面の内、ソース電極（４）側
に位置する内側面（５ａ）Ｆｉ異なる深さを有する多段
壁として形成される一方、ドレイン電極（８）側に位置
する内側面（５ｂ）は１段壁として形成されている。な
お、この図における符号（γ）は絶縁膜層である。この
ように、このＭＥＳ−ＦＥＴにおけるゲート電極（６）
が形Ｆ！ｉ、すれた凹部（５）の有するソース電極（８
）とゲート電極（６）との間には多段の動作層が存在し
ているので、これらの電極（８）。
型電界効果トランジスタ（ＭＥＳ−ＦＥＣＴ）の構造を
示す要部断面図である。このＭｇ５−Ｆ ＥＴはガリウ
ム、砒素（ＧａＡｓ ）基板（１）と、その表面上に形
成されたｎ型−Ａｓ牛牛体体層２）とを備えており、こ
の半導体層（２）の表面上にそれぞれ形成でれたソース
電極（４）とドレイン電極（８）とは、所定深さの凹部
（５）の底面にゲート電極（６）が形成されてなるリセ
ス構造を介して互いに対向配置されている。そして、こ
の凹部（６）の有する内側面の内、ソース電極（４）側
に位置する内側面（５ａ）Ｆｉ異なる深さを有する多段
壁として形成される一方、ドレイン電極（８）側に位置
する内側面（５ｂ）は１段壁として形成されている。な
お、この図における符号（γ）は絶縁膜層である。この
ように、このＭＥＳ−ＦＥＴにおけるゲート電極（６）
が形Ｆ！ｉ、すれた凹部（５）の有するソース電極（８
）とゲート電極（６）との間には多段の動作層が存在し
ているので、これらの電極（８）。
（６）間においては、実効的なソース抵抗（Ｒｓ）は低
下する事になる。
下する事になる。
次に、上記構造を有するＭＥＳ−Ｆ’ＥＴの製造手順に
ついては、第２図ｔａ＋〜（ｇｌで示す各工程断面図に
基づいて説明する。
ついては、第２図ｔａ＋〜（ｇｌで示す各工程断面図に
基づいて説明する。
まず第２図（ａ］に示すように、半縁絶性を有するＧａ
Ａｓ基板（１）の表面上に動作層としてのＤ型０ａＡｓ
半導体層（２）が周知の結晶成長法によって形成され、
かつ、この半導体層（２）の表面上の所定位置に、例え
ば、金・ゲルマニウム（ＡｕＧｅ ）合金、ニッケル（
Ｎ１）および（Ａｕ）からなる３層構造とされたソース
電極（４）およびドレイン電極（８）が互いに所定間隔
を介して形成されたウェハを用意する。
Ａｓ基板（１）の表面上に動作層としてのＤ型０ａＡｓ
半導体層（２）が周知の結晶成長法によって形成され、
かつ、この半導体層（２）の表面上の所定位置に、例え
ば、金・ゲルマニウム（ＡｕＧｅ ）合金、ニッケル（
Ｎ１）および（Ａｕ）からなる３層構造とされたソース
電極（４）およびドレイン電極（８）が互いに所定間隔
を介して形成されたウェハを用意する。
次に第２図（ｂｌに示すように、このウェハの全表面に
わたってシリコン窒化膜（Ｎｉ３Ｎａ ）などからなる
絶縁膜（γ）を５００〜１０００人程度の厚みで形成し
、この絶縁膜（γ）の表面上に７オトレジスト層ｒｓ）
を形成する。そして、このフォト層Ｃｓ）の所定位置す
なわち、ソース電極（４）とドレイン電極（８）との間
に、所定の大きさを有する開孔部（９）を形成した後、
フォトレジスト層（８）をマスクとして反応性イオンエ
ツチング（ＲＩＥ）処理を施こすことにより、絶縁膜ｆ
８）の前記開口部と対応する位置に開口窓叫を形成する
。ついで第２図（Ｃ１に示すように、フォトレジスト層
（８）および絶縁膜（γ）をマスクとして半導体層（２
）の表面をエツチングによって掘込み、例えば５００〜
１０００人というような所定深さの凹部（６）を形成し
た後、第２図Ｆｄｌに示すようにウェハ全表面にわたっ
てチタン（Ｔ１）などからなる厚み数百への被着膜σＤ
を形成する。なお、この被着膜（１１１はチタン（Ｔ１
）をソース電極（８）上方から斜め下方に向って被着す
る事によって形成されており、フォトレジスト層（８）
の開口部（９）、絶縁膜層（７）の開口部室（至）およ
び凹部（５）それぞれのドレイン電極（８）側の側面の
みが一体的に覆われている。したがって、これらの各部
（５ｊ 、 （γ） ｔ ’ｓ）におけるソース電極（
４）側の側面には被着膜（１１１が形成されていない。
わたってシリコン窒化膜（Ｎｉ３Ｎａ ）などからなる
絶縁膜（γ）を５００〜１０００人程度の厚みで形成し
、この絶縁膜（γ）の表面上に７オトレジスト層ｒｓ）
を形成する。そして、このフォト層Ｃｓ）の所定位置す
なわち、ソース電極（４）とドレイン電極（８）との間
に、所定の大きさを有する開孔部（９）を形成した後、
フォトレジスト層（８）をマスクとして反応性イオンエ
ツチング（ＲＩＥ）処理を施こすことにより、絶縁膜ｆ
８）の前記開口部と対応する位置に開口窓叫を形成する
。ついで第２図（Ｃ１に示すように、フォトレジスト層
（８）および絶縁膜（γ）をマスクとして半導体層（２
）の表面をエツチングによって掘込み、例えば５００〜
１０００人というような所定深さの凹部（６）を形成し
た後、第２図Ｆｄｌに示すようにウェハ全表面にわたっ
てチタン（Ｔ１）などからなる厚み数百への被着膜σＤ
を形成する。なお、この被着膜（１１１はチタン（Ｔ１
）をソース電極（８）上方から斜め下方に向って被着す
る事によって形成されており、フォトレジスト層（８）
の開口部（９）、絶縁膜層（７）の開口部室（至）およ
び凹部（５）それぞれのドレイン電極（８）側の側面の
みが一体的に覆われている。したがって、これらの各部
（５ｊ 、 （γ） ｔ ’ｓ）におけるソース電極（
４）側の側面には被着膜（１１１が形成されていない。
そして第２図＋８１に示すように、被着膜σＢをマスク
としてウェットエツチング処理を施こし、ソース電極（
４）側の絶縁膜（７ンの一端縁（７ａ）のみを所定位置
まで除去するが、この際、ドレイン電極（８）側の絶縁
膜層（７）は被着膜αＤによって覆われているので除去
されない事になる。つぎに、被着膜σＤのみを選択的に
除去した後、第２図（ｆｌに示すように、フォトレジス
ト層（８）および絶縁膜層（７）をマスクとして、半導
体層（２）を所定のピンチオフ電圧もしくは所定のドレ
イン電流となるまでエツチングによって掘夛込む。その
結果５図示するように、半導体層（２）に形成てれた凹
部（５）の有する内側面の内、ソース電極（４）側に位
置する内側面（５ａ）は異なる深石を有する多段壁とし
て形成され、ドレイン電極（８）側に位置する内側面（
５ｂ）は１段壁として形成されることになる。
としてウェットエツチング処理を施こし、ソース電極（
４）側の絶縁膜（７ンの一端縁（７ａ）のみを所定位置
まで除去するが、この際、ドレイン電極（８）側の絶縁
膜層（７）は被着膜αＤによって覆われているので除去
されない事になる。つぎに、被着膜σＤのみを選択的に
除去した後、第２図（ｆｌに示すように、フォトレジス
ト層（８）および絶縁膜層（７）をマスクとして、半導
体層（２）を所定のピンチオフ電圧もしくは所定のドレ
イン電流となるまでエツチングによって掘夛込む。その
結果５図示するように、半導体層（２）に形成てれた凹
部（５）の有する内側面の内、ソース電極（４）側に位
置する内側面（５ａ）は異なる深石を有する多段壁とし
て形成され、ドレイン電極（８）側に位置する内側面（
５ｂ）は１段壁として形成されることになる。
つぎに第２図（ｇｌに示すように、ウニへの全表面にわ
たってアルミニウム（Ａ／）などからなる被着膜（Ｌ２
ｔ−形成した後、フォトレジスト層【８）と、その上に
被着膜れた被着膜住ｚの不要部分とを除去する。
たってアルミニウム（Ａ／）などからなる被着膜（Ｌ２
ｔ−形成した後、フォトレジスト層【８）と、その上に
被着膜れた被着膜住ｚの不要部分とを除去する。
このようにして、前述した第１図に示すように、ソース
電極（４）とドレイン電極（８）との間に形成された凹
部（６〕の底面にゲート電極（６）が形成されたＭＥＩ
Ｂ−ＦＥＴが得られる。
電極（４）とドレイン電極（８）との間に形成された凹
部（６〕の底面にゲート電極（６）が形成されたＭＥＩ
Ｂ−ＦＥＴが得られる。
なお、上記実施例においてはゲート電極（６）が形成さ
れた凹部（５）の有する内側面の内、ソース電極（４）
側に位置する内側面（５ａ）を異なる深さの多段壁とし
、且つドレイン電極（８）側に位置する内側面（５ｔ、
）を１段壁とし念場合を示しているが、これに限定式れ
るものではなく、例えばドレイン電極（８）側に位置す
る内側面（５ｂ）を２段以上の異なる深さを有する多段
壁として形成してもよい。また、以上の実施例の説明で
はＧａＡｓ基板（１）を備えたＭＥＳ−Ｆ ＥＴについ
て説明したが、ＧａＡｓ以外の半導体材料からなるもの
についても適用できることは言うまでもない。
れた凹部（５）の有する内側面の内、ソース電極（４）
側に位置する内側面（５ａ）を異なる深さの多段壁とし
、且つドレイン電極（８）側に位置する内側面（５ｔ、
）を１段壁とし念場合を示しているが、これに限定式れ
るものではなく、例えばドレイン電極（８）側に位置す
る内側面（５ｂ）を２段以上の異なる深さを有する多段
壁として形成してもよい。また、以上の実施例の説明で
はＧａＡｓ基板（１）を備えたＭＥＳ−Ｆ ＥＴについ
て説明したが、ＧａＡｓ以外の半導体材料からなるもの
についても適用できることは言うまでもない。
以上のようにこの発明によれば、ゲート電極が形成され
る凹部の有する内側面の内、ソース電極側に位置する内
側面を少くとも２段の異なる深ざを有する多段壁として
形成する一方、ドレイン電極側に位置する内側面を１段
壁として形成したので、ソース電極側のゲート電極被着
底面の長さが短縮化され、実効的なソース抵抗の低減を
図ることができるという効果があるう
る凹部の有する内側面の内、ソース電極側に位置する内
側面を少くとも２段の異なる深ざを有する多段壁として
形成する一方、ドレイン電極側に位置する内側面を１段
壁として形成したので、ソース電極側のゲート電極被着
底面の長さが短縮化され、実効的なソース抵抗の低減を
図ることができるという効果があるう
第１図およびｗｃｚ図（ａｌ〜（ｇｌはこの発明の一実
施例に係り、第１図はＭＥＳ−ＦｇＴの構造を示す要部
断面図、第２図ｆａｌ〜（ｇｌはその製造手順を示す工
程断面図、第３図は従来のＭｇ５−Ｆ ＥＴの構造を示
す要部断面図である。 図において、（１）はガリウム・砒素（０ａＡｓ ）基
板（２）はＧａＡｓ半導体層、（８）はドレイン電極、
（４）はソース電極、（５）は凹部、 （５ａ） 、
（５ｂ）はそれぞれ凹部の内側面、（６）はゲート電
極、（γンは絶縁膜、ｔＳ）はフォトレジスト％（９）
は開口部、叫は開口部窓、 （１１１は被着膜、Ｃ１ｚ
はゲート被着膜を示すうなお、図中、同一符号は同一
もしくは相当部分を示す。
施例に係り、第１図はＭＥＳ−ＦｇＴの構造を示す要部
断面図、第２図ｆａｌ〜（ｇｌはその製造手順を示す工
程断面図、第３図は従来のＭｇ５−Ｆ ＥＴの構造を示
す要部断面図である。 図において、（１）はガリウム・砒素（０ａＡｓ ）基
板（２）はＧａＡｓ半導体層、（８）はドレイン電極、
（４）はソース電極、（５）は凹部、 （５ａ） 、
（５ｂ）はそれぞれ凹部の内側面、（６）はゲート電
極、（γンは絶縁膜、ｔＳ）はフォトレジスト％（９）
は開口部、叫は開口部窓、 （１１１は被着膜、Ｃ１ｚ
はゲート被着膜を示すうなお、図中、同一符号は同一
もしくは相当部分を示す。
Claims (1)
- ソース電極とドレイン電極との間に凹部を形成し、か
つ、この凹部の底面にゲート電極を配設してなる電界効
果トランジスタにおいて、前記凹部の有する内側面の内
、ソース電極側に位置する内側面がドレイン側に位置す
る内側面より多段壁である事を特徴とする電界効果トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14819490A JPH0439941A (ja) | 1990-06-05 | 1990-06-05 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14819490A JPH0439941A (ja) | 1990-06-05 | 1990-06-05 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0439941A true JPH0439941A (ja) | 1992-02-10 |
Family
ID=15447361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14819490A Pending JPH0439941A (ja) | 1990-06-05 | 1990-06-05 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0439941A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5392286A (en) * | 1992-08-17 | 1995-02-21 | Matsushita Electric Industrial Co., Ltd. | Data transmission system with packets having occupied, idle, released, and reset states |
| US5548144A (en) * | 1993-03-05 | 1996-08-20 | Mitsubishi Denki Kabushiki Kaisha | Recessed gate field effect transistor |
-
1990
- 1990-06-05 JP JP14819490A patent/JPH0439941A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5392286A (en) * | 1992-08-17 | 1995-02-21 | Matsushita Electric Industrial Co., Ltd. | Data transmission system with packets having occupied, idle, released, and reset states |
| US5548144A (en) * | 1993-03-05 | 1996-08-20 | Mitsubishi Denki Kabushiki Kaisha | Recessed gate field effect transistor |
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