JPH06112226A

JPH06112226A - 半導体装置の製造方法

Info

Publication number: JPH06112226A
Application number: JP28500792A
Authority: JP
Inventors: Toshiaki Kitano; 俊明北野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-09-29
Filing date: 1992-09-29
Publication date: 1994-04-22

Abstract

(57)【要約】【目的】電界効果トランジスタの製造方法において、
ゲートパルス応答遅延，ソース抵抗の増大，大信号入力
時のチャネル狭さく等を抑制するために、ゲート端とリ
セス端を任意に制御可能な２段リセスの製造方法を提供
する。【構成】下層ＳＩＯＮ１０，上層レジスト９からなる
２層膜を用い、レジストの開口により下段リセスを、Ｓ
ＩＯＮの開口により上段リセスを形成する。または下層
ＳＩＯＮ，中層ＥＢ用レジスト，上層レジストからなる
３層膜を用いて、またはダミーゲートを用いて、または
ウエッチエッチングとドライエッチングとを用いて２段
リセス構造を形成する。【効果】ゲート端とリセス端を任意に制御できるの
で、動作層が表面に露出する部分を低減でき、その結果
上記問題点を解決できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特に、下段リセス幅と上段リセス幅とを任意
に制御できる２段リセスを実現し、表面空乏層の影響を
緩和して、ゲートパルス応答遅延，ソース抵抗（Ｒｓ）
の増大、大信号入力時のチャネル狭さく等の抑制を可能
とする電界効果トランジスタの構造および製造方法に関
するものである。

【０００２】

【従来の技術】図６は、従来のリセスゲート構造を有す
る電界効果トランジスタの断面図であり、１は半絶縁性
ＧａＡｓ基板、２はｎ型ＧａＡｓ半導体層、３はｎ⁺型
ＧａＡｓ半導体層、４はソース電極、５はドレイン電
極、１５はゲート電極、１６はリセス領域である。図７
はリセスゲート電界効果トランジスタの製造方法の概略
図である。

【０００３】従来のリセスゲート電界効果トランジスタ
の製造方法を図７について説明する。半絶縁性ＧａＡｓ
基板１上にｎ型ＧａＡｓ半導体層２およびｎ⁺型ＧａＡ
ｓ半導体層３を形成し（図７(a) ）、この半導体層３上
にソース電極４とドレイン電極５とを、互いに所定間隔
をおいて形成し（図７(b) ）、前記ソース電極４、ドレ
イン電極５および半導体層３上にリセス形成領域に開口
を有するレジスト層（図示せず）を形成し、このレジス
ト層をマスクにして、露出部にエッチングを施して、前
記半導体層２，３に所定のリセス領域１６を形成する
（図７(c) ）。このリセス領域１６内表面にゲート電極
１５を形成する（図７(d) ）ことにより、電界効果トラ
ンジスタを製造する。

【０００４】図８は、ＷＳｉゲートのリセス構造を有す
る電界効果トランジスタの断面図であり、１〜５は図
６，図７と同じものを示し、６はＷＳｉゲート電極、７
は金ゲート電極、８はＳＩＯのサイドウォールである。
図９はその製造方法の概略の断面図で、９はレジスト、
１０はＳＩＯＮである。

【０００５】ＷＳｉゲート電極を有するリセスゲート電
界効果トランジスタの製造方法を図９について説明す
る。半絶縁性ＧａＡｓ基板１上にｎ型ＧａＡｓ半導体層
２およびｎ⁺型ＧａＡｓ半導体層３を形成し（図９(a)
）、この半導体層３上にＳＩＯＮ１０，レジスト９の
順に膜を形成し、そのリセス領域を形成すべき部位を開
口する（図９(a) ）。このＳＩＯＮ１０とレジスト９を
マスクにして露出部にエッチングを施し、前記半導体層
２，３に所定の深さのリセス領域１７を形成する（図９
(b) ）。上記レジスト９を除去してこのリセス領域１７
およびＳＩＯＮ１０上にＳＩＯを堆積し、該ＳＩＯをエ
ッチングしリセス領域１７内にサイドウォール８を形成
する（図９(c) ）。上記リセス領域１７およびＳＩＯＮ
１０上にＷＳｉ６，Ａｕ７の順に堆積し、リセス領域１
７上にレジスト（図示せず）を形成し、このレジストを
マスクにしてＡｕ７，ＷＳｉ６をエッチングする（図９
(d) ）。ＳＩＯＮ１０をエッチングし、ソース電極４，
ドレイン電極５を形成する（図９(e) ）ことにより、電
界効果トランジスタを製造する。

【０００６】

【発明が解決しようとする課題】従来のリセスゲート構
成を有する電界効果トランジスタは以上のように構成さ
れていたので、ゲート端からリセス端まではキャリア濃
度の低い動作層が表面にあらわれ、表面空乏層が厚く、
かつ表面凖位の影響を強く受けるため、高周波動作時の
ゲートパルス応答遅延、ソース抵抗Ｒｓの増加、大信号
入力時のチャネル狭さく等を起こすという問題点があっ
た。

【０００７】即ち、図１０を参照してより詳細に説明す
れば、ＧａＡｓチャネル層６の表面に存在する高密度の
界面準位２１はＧａＡｓ禁制帯のほぼ中央に存在し、ゲ
ートバイアスＶgsの変化に伴い、電子の捕獲や放出を繰
り返す。この電子放出の時定数はms程度であり、マイク
ロ波帯などの高周波では電子の放出は追随しない。しか
しながら、電子捕獲の時定数は電子放出の時定数よりは
るかに短いため、高出力素子としての定常的なＶgs大振
幅動作時には結果としてゲート周辺の表面に電子を多く
捕獲したまま大振幅動作することになる。従ってゲート
周辺の表面空乏層２１が伸び、これが過渡時等において
チャネル層２を占めてしまうとＦＥＴはＯＦＦとなって
しまい、ＦＥＴは図に示すＯＮの状態であってもチャネ
ル狭窄の原因となり、入出力特性の直線性が悪く、飽和
出力も低いという欠点となる。また、単発的なパルス入
力の場合にはいわゆるゲートラグ現象となる。

【０００８】本発明は上記のような従来の問題点を解決
するためになされたもので、下段リセス幅と上段リセス
幅を任意に制御できる２段リセス構造を形成することを
可能とし、これにより表面空乏層の影響を低減し、上記
高周波動作時のゲートパルス応答遅延、ソース抵抗Ｒｓ
の増加、大信号入力時のチャネル狭さく等の問題を起こ
すことのない半導体装置の製造方法を提供することを目
的としている。

【０００９】

【課題を解決するための手段】この発明に係る半導体装
置の製造方法は、下層にＳＩＯＮ，上層にレジストから
なる２層膜を用いて、レジストの開口により下段リセス
を、ＳＩＯＮの開口により上段リセスを、それぞれエッ
チングすることにより、ゲート端とリセス端との間の距
離を任意に制御できる２段リセス構造を形成するように
したものである。

【００１０】また、下層にＳＩＯＮ，中層にＥＢレジス
ト，上層にレジストからなる３層膜を用いて、ＥＢレジ
スト及びＳＩＯＮの開口により下段リセスを、上層レジ
ストの開口と同じ開口とされたＳＩＯＮの開口により上
段リセスを、それぞれエッチングすることにより、ゲー
ト端とリセス端との間の距離を任意に制御できる２段リ
セス構造を形成するようにしたものである。

【００１１】また、フォトレジストの開口を用いたウェ
ットエッチングによりリセスを形成し、ダミーゲートを
用いて下段リセスを形成することにより、ゲート端とリ
セス端との間の距離を任意に制御できる２段リセス構造
を形成するようにしたものである。また、フォトレジス
トの開口を用いたウェットエッチングとドライエッチン
グにより、上段リセスと下段リセスを、それぞれ形成す
ることにより、ゲート端とリセス端との間の距離を任意
に制御できる２段リセス構造を形成するようにしたもの
である。

【００１２】

【作用】この発明における電界効果トランジスタは、ゲ
ート端からリセス端までの距離を任意に制御できるた
め、ゲート端とリセス端を一致させることも可能とな
り、表面空乏層を下段リセスと上段リセスの間の半導体
層にとどめることができる。これにより、表面空乏層お
よび表面凖位がデバイス特性へ与える影響を抑制するこ
とが可能となり、ゲートパルス応答遅延，ソース抵抗の
増大，大信号入力時のチャネル狭さく等を低減できる。

【００１３】

【実施例】以下、この発明の実施例を図について説明す
る。実施例１．図１は、この発明の一実施例によるゲート端
とリセス端との間の距離を制御した２段リセス構造を有
する電界効果トランジスタの断面図である。１は半絶縁
性ＧａＡｓ基板、２はｎ型半導体層、３はｎ⁺型半導体
層、４はソース電極、５はドレイン電極、６はＷＳｉゲ
ート電極、７はＡｕゲート電極、８はＳＩＯサイドウォ
ール、１１は下段リセス、１２は上段リセスである。ま
た、図２は本実施例の電界効果トランジスタの製造方法
を示す断面図である。９はレジスト、１０はＳＩＯＮで
ある。

【００１４】次に製造方法について説明する。図２(a)
に示すように、半絶縁性ＧａＡｓ基板１上に形成したｎ
型半導体層２，ｎ⁺型半導体層３上にＳＩＯＮ１０，レ
ジスト膜９の順に膜を形成する。次に図２(b) に示すよ
うに、レジスト９に下段リセスの幅のパターンを成形
し、レジスト９をマスクにしてＣＦ4 ガスを用いたドラ
イエッチングによりＳＩＯＮ１０をエッチングし、さら
に、該ＳＩＯＮ１０に対し、バッファード弗酸（ＢＨ
Ｆ）を用いて上段リセスの幅のサイドエッチングを施
す。

【００１５】次に図２(c) に示すように、上層レジスト
９に忠実な幅でもって、Ｃｌ2 ガスを用いたドライエッ
チング、あるいは硫酸系のウェットエッチングによりｎ
⁺型半導体層３をエッチングし、上層レジスト９を除去
する。次に図２(d) のように、ＳＩＯＮ１０のパターン
に忠実に、かつ所定の深さまでｎ⁺型半導体層３および
ｎ型半導体層２をエッチングすることにより、下段リセ
ス１１及び上段リセス１２を形成する。次に図２(e) に
示すように、ＷＳｉ６，Ａｕ７の順に堆積し、リセス領
域上のＷＳｉ，Ａｕにレジスト（図示せず）を形成し、
このレジストをマスクにＡｕ，ＷＳｉの順にエッチング
することにより、ゲート電極６，７を形成する。そし
て、ＳＩＯＮ１０を除去し、ｎ⁺型半導体層３上にソー
ス電極４とドレイン電極５を所定の間隔をあけて形成す
ることにより、電界効果トランジスタを製造する。

【００１６】このような本実施例１の電界効果トランジ
スタの製造方法では、ゲート端は下段リセス１１端によ
って規定され、リセス端は上段リセス１２端によって規
定され、これらはそれぞれ、フォトレジスト９の開口、
ＳＩＯＮ１０の開口によって独立に規定されるので、両
者間の距離は任意に制御することができる。その結果、
動作層２が表面に露出する部分を低減することができ、
ゲート端とリセス端を一致させることも可能となり、図
１０に示すような表面空乏層２１を下段リセスと上段リ
セスの間の半導体層２部分にとどめることができるの
で、表面空乏層２１および表面凖位２０がデバイス特性
へ与える影響を抑制することが可能となる。よってゲー
トパルス応答遅延，ソース抵抗の増大，大信号入力時の
チャネル狭さく等を低減することができる効果がある。

【００１７】実施例２．以下、この発明の第２の実施例
を図３について説明する。図３は、この発明の第２の実
施例によるＷＳｉ２段リセスゲートを有する電界効果ト
ランジスタの製造方法を示す概略断面図である。図にお
いて、図１，２と同一符号は同一又は相当部分を示し、
１３は電子ビーム描画用レジスト（ＥＢ用レジスト）で
ある。

【００１８】次に製造方法について説明する。半導体層
２，３上にＳＩＯＮ１０，ＥＢ用レジスト１３，レジス
ト９の順に形成し、ＥＢ用レジスト１３およびレジスト
９に開口を形成することによりレジスト９の開口のみが
大きいＴ型レジスト形状を形成し、ＥＢ用レジスト１３
に忠実にＣＦ4 ガスを用いたドライエッチングによりＳ
ＩＯＮ１０をエッチングする（図３(a) ）。

【００１９】次にＳＩＯＮ１０に忠実に半導体層３をエ
ッチングする（図３(b) ）。次にＥＢ（Electron Beam
）用レジスト１３をエッチバックすることにより、上
記レジストパターン９をＳＩＯＮ１０上に残す。そして
このレジストパターン９に忠実にＳＩＯＮ１０をエッチ
ングする（図３(c) ）。次にこのＳＩＯＮ１０に忠実に
かつ所定の深さに半導体層２，３をＣｌ2 ガスを用いた
ドライエッチングあるいは硫酸系のウェットエッチング
によりエッチングし、下段リセス１１，上段リセス１２
を形成する（図３(d) ）。

【００２０】次にレジストパターン９を除去したのち、
リセス領域上を含めてＳＩＯを堆積し、これをエッチン
グすることによりサイドウォール８を形成し、リセス領
域とＳＩＯＮ１０上にＷＳｉ，Ａｕの順に堆積し、リセ
ス領域上にレジスト（図示せず）を形成し、このレジス
トをマスクにＡｕ，ＷＳｉの順にエッチングすることに
より、ゲート電極６，７を形成する。次に、ＳＩＯＮ１
０を除去し、ソース電極４，ドレイン電極５を所定の間
隔で形成する（図３(e) ）ことにより、電界効果トラン
ジスタを製造する。

【００２１】このような本実施例２の電界効果トランジ
スタの製造方法では、ゲート端は下段リセス１１端によ
って規定され、リセス端は上段リセス１２端によって規
定され、これらはそれぞれ、ＥＢ用レジスト１３の開
口、ＳＩＯＮ１０の開口によって独立に規定されるの
で、両者間の距離は任意に制御することができる。従っ
て、本実施例２においても、上記実施例１と同様、表面
空乏層および表面凖位がデバイス特性へ与える影響を抑
制することが可能となり、ゲートパルス応答遅延，ソー
ス抵抗の増大，大信号入力時のチャネル狭さく等を低減
できる効果がある。

【００２２】実施例３．以下、この発明の第３の実施例
を図について説明する。図４は、本発明の第３の実施例
による２段リセス構造電界効果トランジスタを示す。図
において、図１，２と同一符号は同一又は相当部分を示
し、１４はダミーゲート、１５はＡｕまたはＡｌ系ゲー
ト電極である。

【００２３】次に製造方法について説明する。ｎ⁺半導
体層３上にソース電極４，ドレイン電極５を所定の間隔
で形成し、ソース電極４，ドレイン電極５および半導体
層３上にレジスト（図示せず）を形成し、このレジスト
をマスクに半導体層露出部を所定の深さにエッチングす
ることにより、上段リセス１２を形成し、ＳＩＯを堆
積，リフトオフして、ダミーゲート１４を形成する（図
４(a) ）。

【００２４】次にレジスト９を塗布し、ダミーゲート１
４を除去し、このレジスト９をマスクにして半導体層２
をエッチングし、下段リセス１１を形成する（図(c)
）。次にこの下段第２リセス１１上にゲート電極１５
を蒸着，リフトオフにより形成する（図４(d) ）ことに
よって電界効果トランジスタを製造する。このような本
実施例３の電界効果トランジスタの製造方法では、リセ
ス端は上段リセス１２端によって規定され、ゲート１５
端はダミーゲート１４端によってほぼ規定され、これら
はそれぞれ、第１回目のエッチング時のフォトレジスト
開口、及びダミーゲート１４の寸法によって独立に規定
される。従って、本実施例によってもやはり上記実施例
１，２と同様の効果が得られる。

【００２５】実施例４．図５は、本発明の第４の実施例
による２段リセス構造を有する電界効果トランジスタの
製造方法を示す概略図である。次に製造方法について説
明する。半導体層３上にソース電極４，ドレイン電極５
を所定の間隔で形成し、レジスト９をマスクにして半導
体層２，３を所定の深さにエッチングし、上段リセス領
域１２を形成する（図５(a) ）。

【００２６】次にこのレジスト９をマスクに半導体層２
を異方性エッチングすることにより下段リセス１１を形
成する（図５(b) ）。次にゲート電極１５を蒸着，リフ
トオフにより形成する（図５(c) ）ことにより電界効果
トランジスタを製造する。このような本実施例４におい
ても、リセス端は上段リセス１２端によって規定され、
ゲート端は下段リセス１１端によって規定され、これら
はそれぞれ、レジスト９の開口そのものの寸法、及びレ
ジスト９の開口を経たウエットエッチングによる拡大さ
れたエッチング寸法によって規定され、独立に規定され
る。従って、本実施例４においても、上記実施例１，
２，３と同様の効果が得られる。

【００２７】

【発明の効果】以上のようにこの発明にかかる半導体装
置の製造方法によれば、下層にＳＩＯＮ，上層にレジス
トからなる２層膜、または下層にＳＩＯＮ，中層にＥＢ
レジスト，上層にレジストからなる３層膜、またはダミ
ーゲートを用いて、あるいはフォトレジストを用いたウ
エッチエッチングとドライエッチングとにより、ゲート
端とリセス端の幅を自由に制御できる２段リセス構造を
形成するようにしたので、下段のリセスの幅と上段リセ
スの幅を任意に制御可能な電界効果トランジスタが得ら
れ、その結果、表面空乏層および表面凖位の影響が緩和
されるため、ゲートパルス応答遅延，ソース抵抗の増
大，大信号入力時のチャネル狭さく等を大きく低減でき
る効果がある。

【図面の簡単な説明】

【図１】この発明の実施例１による２段リセス電界効果
トランジスタの断面図である。

【図２】この発明の実施例１による２段リセス電界効果
トランジスタの製造方法の断面フロー図である。

【図３】この発明の実施例２による２段リセス電界効果
トランジスタの製造方法の断面フロー図である。

【図４】この発明の実施例３による２段リセス電界効果
トランジスタの製造方法の断面フロー図である。

【図５】この発明の実施例４による２段リセス電界効果
トランジスタの製造方法の断面フロー図である。

【図６】従来の電界効果トランジスタの断面図である。

【図７】従来の電界効果トランジスタの製造方法の断面
フロー図である。

【図８】従来のＷＳｉゲート電界効果トランジスタの断
面図である。

【図９】従来のＷＳｉゲート電界効果トランジスタの製
造方法の断面フロー図である。

【図１０】従来のリセスゲート電界効果トランジスタの
問題点を説明するための図である。

【符号の説明】

１半絶縁性ＧａＡｓ基板２ｎ型ＧａＡｓ半導体層３ｎ⁺型ＧａＡｓ半導体層６ＷＳｉゲート電極７Ａｕゲート電極８ＳｉＯサイドウォール９レジスト１０ＳＩＯＮ１１下段リセス１２上段リセス１３電子ビーム描画用レジスト１３′ レジスト１４ダミーゲート１５ＡｕまたはＡｌ系ゲート電極１６リセス領域

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【手続補正書】

【提出日】平成５年９月１０日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項２

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１９

【補正方法】変更

【補正内容】

【００１９】次にＳＩＯＮ１０に忠実に半導体層３をエ
ッチングする（図３(b) ）。次にＥＢ（Electron Beam
）用レジスト９及び１３をエッチバックすることによ
り、レジストパターン１３′をＳＩＯＮ１０上に残す。
そしてこのレジストパターン１３′に忠実にＳＩＯＮ１
０をエッチングする（図３(c) ）。次にこのＳＩＯＮ１
０に忠実にかつ所定の深さに半導体層２，３をＣｌ2 ガ
スを用いたドライエッチングあるいは硫酸系のウェット
エッチングによりエッチングし、下段リセス１１，上段
リセス１２を形成する（図３(d) ）。

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】

Claims

【特許請求の範囲】

【請求項１】２段リセス構造を有する半導体装置を製
造する方法において、半導体層上に形成した下層のＳＩＯＮ膜と上層のレジス
ト膜からなる２層膜に、上層レジスト膜パターン幅より
も上記下層のＳＩＯＮ膜のパターン幅を広げた形状の開
口を形成する工程と、上記レジストパターンに従って上記半導体層をエッチン
グし、下段リセスを形成する工程と、上記レジスト膜を除去した後、上記ＳＩＯＮ膜のパター
ンに従ってエッチングを行い、上段リセスを形成する工
程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】２段リセス構造を有する半導体装置を製
造する方法において、半導体層上に形成した下層にＳＩＯＮ，中層に電子ビー
ム描画用レジスト，上層にレジストからなる３層膜のう
ち少なくとも上層と中層の２層レジストにＴ型レジスト
形状の開口を形成する工程と、上記中層レジストパターンに忠実に上記半導体層をエッ
チングし、下段リセスを形成する工程と、上記レジストをエッチングして中層パターンを除去し、
上記上層のパターンに従ってエッチングを行い上段リセ
スを形成する工程とを含むことを特徴とする半導体装置
の製造方法。
【請求項３】２段リセス構造を有する半導体装置の製
造方法において、半導体層に形成した上段リセス領域内にダミーゲートを
形成する工程と、上記上段リセス領域内にレジストを埋め込み、上記ダミ
ーゲートを除去する工程と、上記ダミーゲートによる開口パターンに従って上記半導
体層のエッチングを行い、下段リセスを形成する工程
と、この下段リセス上にゲート電極を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
【請求項４】２段リセス構造を有する半導体装置を製
造する方法において、半導体層に形成したレジストパターンに従ってウエット
エッチングを行い上段リセスを形成する工程と、上記上段リセス領域内に上記レジストパターンの開口に
従ってドライエッチングを行い下段リセスを形成する工
程と、この下段リセス上にゲート電極を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。