JPH06112226A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06112226A JPH06112226A JP28500792A JP28500792A JPH06112226A JP H06112226 A JPH06112226 A JP H06112226A JP 28500792 A JP28500792 A JP 28500792A JP 28500792 A JP28500792 A JP 28500792A JP H06112226 A JPH06112226 A JP H06112226A
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Abstract
(57)【要約】
【目的】 電界効果トランジスタの製造方法において、
ゲートパルス応答遅延,ソース抵抗の増大,大信号入力
時のチャネル狭さく等を抑制するために、ゲート端とリ
セス端を任意に制御可能な2段リセスの製造方法を提供
する。 【構成】 下層SION10,上層レジスト9からなる
2層膜を用い、レジストの開口により下段リセスを、S
IONの開口により上段リセスを形成する。または下層
SION,中層EB用レジスト,上層レジストからなる
3層膜を用いて、またはダミーゲートを用いて、または
ウエッチエッチングとドライエッチングとを用いて2段
リセス構造を形成する。 【効果】 ゲート端とリセス端を任意に制御できるの
で、動作層が表面に露出する部分を低減でき、その結果
上記問題点を解決できる。
ゲートパルス応答遅延,ソース抵抗の増大,大信号入力
時のチャネル狭さく等を抑制するために、ゲート端とリ
セス端を任意に制御可能な2段リセスの製造方法を提供
する。 【構成】 下層SION10,上層レジスト9からなる
2層膜を用い、レジストの開口により下段リセスを、S
IONの開口により上段リセスを形成する。または下層
SION,中層EB用レジスト,上層レジストからなる
3層膜を用いて、またはダミーゲートを用いて、または
ウエッチエッチングとドライエッチングとを用いて2段
リセス構造を形成する。 【効果】 ゲート端とリセス端を任意に制御できるの
で、動作層が表面に露出する部分を低減でき、その結果
上記問題点を解決できる。
Description
【0001】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特に、下段リセス幅と上段リセス幅とを任意
に制御できる2段リセスを実現し、表面空乏層の影響を
緩和して、ゲートパルス応答遅延,ソース抵抗(Rs)
の増大、大信号入力時のチャネル狭さく等の抑制を可能
とする電界効果トランジスタの構造および製造方法に関
するものである。
法に関し、特に、下段リセス幅と上段リセス幅とを任意
に制御できる2段リセスを実現し、表面空乏層の影響を
緩和して、ゲートパルス応答遅延,ソース抵抗(Rs)
の増大、大信号入力時のチャネル狭さく等の抑制を可能
とする電界効果トランジスタの構造および製造方法に関
するものである。
【0002】
【従来の技術】図6は、従来のリセスゲート構造を有す
る電界効果トランジスタの断面図であり、1は半絶縁性
GaAs基板、2はn型GaAs半導体層、3はn+ 型
GaAs半導体層、4はソース電極、5はドレイン電
極、15はゲート電極、16はリセス領域である。図7
はリセスゲート電界効果トランジスタの製造方法の概略
図である。
る電界効果トランジスタの断面図であり、1は半絶縁性
GaAs基板、2はn型GaAs半導体層、3はn+ 型
GaAs半導体層、4はソース電極、5はドレイン電
極、15はゲート電極、16はリセス領域である。図7
はリセスゲート電界効果トランジスタの製造方法の概略
図である。
【0003】従来のリセスゲート電界効果トランジスタ
の製造方法を図7について説明する。半絶縁性GaAs
基板1上にn型GaAs半導体層2およびn+ 型GaA
s半導体層3を形成し(図7(a) )、この半導体層3上
にソース電極4とドレイン電極5とを、互いに所定間隔
をおいて形成し(図7(b) )、前記ソース電極4、ドレ
イン電極5および半導体層3上にリセス形成領域に開口
を有するレジスト層(図示せず)を形成し、このレジス
ト層をマスクにして、露出部にエッチングを施して、前
記半導体層2,3に所定のリセス領域16を形成する
(図7(c) )。このリセス領域16内表面にゲート電極
15を形成する(図7(d) )ことにより、電界効果トラ
ンジスタを製造する。
の製造方法を図7について説明する。半絶縁性GaAs
基板1上にn型GaAs半導体層2およびn+ 型GaA
s半導体層3を形成し(図7(a) )、この半導体層3上
にソース電極4とドレイン電極5とを、互いに所定間隔
をおいて形成し(図7(b) )、前記ソース電極4、ドレ
イン電極5および半導体層3上にリセス形成領域に開口
を有するレジスト層(図示せず)を形成し、このレジス
ト層をマスクにして、露出部にエッチングを施して、前
記半導体層2,3に所定のリセス領域16を形成する
(図7(c) )。このリセス領域16内表面にゲート電極
15を形成する(図7(d) )ことにより、電界効果トラ
ンジスタを製造する。
【0004】図8は、WSiゲートのリセス構造を有す
る電界効果トランジスタの断面図であり、1〜5は図
6,図7と同じものを示し、6はWSiゲート電極、7
は金ゲート電極、8はSIOのサイドウォールである。
図9はその製造方法の概略の断面図で、9はレジスト、
10はSIONである。
る電界効果トランジスタの断面図であり、1〜5は図
6,図7と同じものを示し、6はWSiゲート電極、7
は金ゲート電極、8はSIOのサイドウォールである。
図9はその製造方法の概略の断面図で、9はレジスト、
10はSIONである。
【0005】WSiゲート電極を有するリセスゲート電
界効果トランジスタの製造方法を図9について説明す
る。半絶縁性GaAs基板1上にn型GaAs半導体層
2およびn+ 型GaAs半導体層3を形成し(図9(a)
)、この半導体層3上にSION10,レジスト9の
順に膜を形成し、そのリセス領域を形成すべき部位を開
口する(図9(a) )。このSION10とレジスト9を
マスクにして露出部にエッチングを施し、前記半導体層
2,3に所定の深さのリセス領域17を形成する(図9
(b) )。上記レジスト9を除去してこのリセス領域17
およびSION10上にSIOを堆積し、該SIOをエ
ッチングしリセス領域17内にサイドウォール8を形成
する(図9(c) )。上記リセス領域17およびSION
10上にWSi6,Au7の順に堆積し、リセス領域1
7上にレジスト(図示せず)を形成し、このレジストを
マスクにしてAu7,WSi6をエッチングする(図9
(d) )。SION10をエッチングし、ソース電極4,
ドレイン電極5を形成する(図9(e) )ことにより、電
界効果トランジスタを製造する。
界効果トランジスタの製造方法を図9について説明す
る。半絶縁性GaAs基板1上にn型GaAs半導体層
2およびn+ 型GaAs半導体層3を形成し(図9(a)
)、この半導体層3上にSION10,レジスト9の
順に膜を形成し、そのリセス領域を形成すべき部位を開
口する(図9(a) )。このSION10とレジスト9を
マスクにして露出部にエッチングを施し、前記半導体層
2,3に所定の深さのリセス領域17を形成する(図9
(b) )。上記レジスト9を除去してこのリセス領域17
およびSION10上にSIOを堆積し、該SIOをエ
ッチングしリセス領域17内にサイドウォール8を形成
する(図9(c) )。上記リセス領域17およびSION
10上にWSi6,Au7の順に堆積し、リセス領域1
7上にレジスト(図示せず)を形成し、このレジストを
マスクにしてAu7,WSi6をエッチングする(図9
(d) )。SION10をエッチングし、ソース電極4,
ドレイン電極5を形成する(図9(e) )ことにより、電
界効果トランジスタを製造する。
【0006】
【発明が解決しようとする課題】従来のリセスゲート構
成を有する電界効果トランジスタは以上のように構成さ
れていたので、ゲート端からリセス端まではキャリア濃
度の低い動作層が表面にあらわれ、表面空乏層が厚く、
かつ表面凖位の影響を強く受けるため、高周波動作時の
ゲートパルス応答遅延、ソース抵抗Rsの増加、大信号
入力時のチャネル狭さく等を起こすという問題点があっ
た。
成を有する電界効果トランジスタは以上のように構成さ
れていたので、ゲート端からリセス端まではキャリア濃
度の低い動作層が表面にあらわれ、表面空乏層が厚く、
かつ表面凖位の影響を強く受けるため、高周波動作時の
ゲートパルス応答遅延、ソース抵抗Rsの増加、大信号
入力時のチャネル狭さく等を起こすという問題点があっ
た。
【0007】即ち、図10を参照してより詳細に説明す
れば、GaAsチャネル層6の表面に存在する高密度の
界面準位21はGaAs禁制帯のほぼ中央に存在し、ゲ
ートバイアスVgsの変化に伴い、電子の捕獲や放出を繰
り返す。この電子放出の時定数はms程度であり、マイク
ロ波帯などの高周波では電子の放出は追随しない。しか
しながら、電子捕獲の時定数は電子放出の時定数よりは
るかに短いため、高出力素子としての定常的なVgs大振
幅動作時には結果としてゲート周辺の表面に電子を多く
捕獲したまま大振幅動作することになる。従ってゲート
周辺の表面空乏層21が伸び、これが過渡時等において
チャネル層2を占めてしまうとFETはOFFとなって
しまい、FETは図に示すONの状態であってもチャネ
ル狭窄の原因となり、入出力特性の直線性が悪く、飽和
出力も低いという欠点となる。また、単発的なパルス入
力の場合にはいわゆるゲートラグ現象となる。
れば、GaAsチャネル層6の表面に存在する高密度の
界面準位21はGaAs禁制帯のほぼ中央に存在し、ゲ
ートバイアスVgsの変化に伴い、電子の捕獲や放出を繰
り返す。この電子放出の時定数はms程度であり、マイク
ロ波帯などの高周波では電子の放出は追随しない。しか
しながら、電子捕獲の時定数は電子放出の時定数よりは
るかに短いため、高出力素子としての定常的なVgs大振
幅動作時には結果としてゲート周辺の表面に電子を多く
捕獲したまま大振幅動作することになる。従ってゲート
周辺の表面空乏層21が伸び、これが過渡時等において
チャネル層2を占めてしまうとFETはOFFとなって
しまい、FETは図に示すONの状態であってもチャネ
ル狭窄の原因となり、入出力特性の直線性が悪く、飽和
出力も低いという欠点となる。また、単発的なパルス入
力の場合にはいわゆるゲートラグ現象となる。
【0008】本発明は上記のような従来の問題点を解決
するためになされたもので、下段リセス幅と上段リセス
幅を任意に制御できる2段リセス構造を形成することを
可能とし、これにより表面空乏層の影響を低減し、上記
高周波動作時のゲートパルス応答遅延、ソース抵抗Rs
の増加、大信号入力時のチャネル狭さく等の問題を起こ
すことのない半導体装置の製造方法を提供することを目
的としている。
するためになされたもので、下段リセス幅と上段リセス
幅を任意に制御できる2段リセス構造を形成することを
可能とし、これにより表面空乏層の影響を低減し、上記
高周波動作時のゲートパルス応答遅延、ソース抵抗Rs
の増加、大信号入力時のチャネル狭さく等の問題を起こ
すことのない半導体装置の製造方法を提供することを目
的としている。
【0009】
【課題を解決するための手段】この発明に係る半導体装
置の製造方法は、下層にSION,上層にレジストから
なる2層膜を用いて、レジストの開口により下段リセス
を、SIONの開口により上段リセスを、それぞれエッ
チングすることにより、ゲート端とリセス端との間の距
離を任意に制御できる2段リセス構造を形成するように
したものである。
置の製造方法は、下層にSION,上層にレジストから
なる2層膜を用いて、レジストの開口により下段リセス
を、SIONの開口により上段リセスを、それぞれエッ
チングすることにより、ゲート端とリセス端との間の距
離を任意に制御できる2段リセス構造を形成するように
したものである。
【0010】また、下層にSION,中層にEBレジス
ト,上層にレジストからなる3層膜を用いて、EBレジ
スト及びSIONの開口により下段リセスを、上層レジ
ストの開口と同じ開口とされたSIONの開口により上
段リセスを、それぞれエッチングすることにより、ゲー
ト端とリセス端との間の距離を任意に制御できる2段リ
セス構造を形成するようにしたものである。
ト,上層にレジストからなる3層膜を用いて、EBレジ
スト及びSIONの開口により下段リセスを、上層レジ
ストの開口と同じ開口とされたSIONの開口により上
段リセスを、それぞれエッチングすることにより、ゲー
ト端とリセス端との間の距離を任意に制御できる2段リ
セス構造を形成するようにしたものである。
【0011】また、フォトレジストの開口を用いたウェ
ットエッチングによりリセスを形成し、ダミーゲートを
用いて下段リセスを形成することにより、ゲート端とリ
セス端との間の距離を任意に制御できる2段リセス構造
を形成するようにしたものである。また、フォトレジス
トの開口を用いたウェットエッチングとドライエッチン
グにより、上段リセスと下段リセスを、それぞれ形成す
ることにより、ゲート端とリセス端との間の距離を任意
に制御できる2段リセス構造を形成するようにしたもの
である。
ットエッチングによりリセスを形成し、ダミーゲートを
用いて下段リセスを形成することにより、ゲート端とリ
セス端との間の距離を任意に制御できる2段リセス構造
を形成するようにしたものである。また、フォトレジス
トの開口を用いたウェットエッチングとドライエッチン
グにより、上段リセスと下段リセスを、それぞれ形成す
ることにより、ゲート端とリセス端との間の距離を任意
に制御できる2段リセス構造を形成するようにしたもの
である。
【0012】
【作用】この発明における電界効果トランジスタは、ゲ
ート端からリセス端までの距離を任意に制御できるた
め、ゲート端とリセス端を一致させることも可能とな
り、表面空乏層を下段リセスと上段リセスの間の半導体
層にとどめることができる。これにより、表面空乏層お
よび表面凖位がデバイス特性へ与える影響を抑制するこ
とが可能となり、ゲートパルス応答遅延,ソース抵抗の
増大,大信号入力時のチャネル狭さく等を低減できる。
ート端からリセス端までの距離を任意に制御できるた
め、ゲート端とリセス端を一致させることも可能とな
り、表面空乏層を下段リセスと上段リセスの間の半導体
層にとどめることができる。これにより、表面空乏層お
よび表面凖位がデバイス特性へ与える影響を抑制するこ
とが可能となり、ゲートパルス応答遅延,ソース抵抗の
増大,大信号入力時のチャネル狭さく等を低減できる。
【0013】
【実施例】以下、この発明の実施例を図について説明す
る。 実施例1.図1は、この発明の一実施例によるゲート端
とリセス端との間の距離を制御した2段リセス構造を有
する電界効果トランジスタの断面図である。1は半絶縁
性GaAs基板、2はn型半導体層、3はn+ 型半導体
層、4はソース電極、5はドレイン電極、6はWSiゲ
ート電極、7はAuゲート電極、8はSIOサイドウォ
ール、11は下段リセス、12は上段リセスである。ま
た、図2は本実施例の電界効果トランジスタの製造方法
を示す断面図である。9はレジスト、10はSIONで
ある。
る。 実施例1.図1は、この発明の一実施例によるゲート端
とリセス端との間の距離を制御した2段リセス構造を有
する電界効果トランジスタの断面図である。1は半絶縁
性GaAs基板、2はn型半導体層、3はn+ 型半導体
層、4はソース電極、5はドレイン電極、6はWSiゲ
ート電極、7はAuゲート電極、8はSIOサイドウォ
ール、11は下段リセス、12は上段リセスである。ま
た、図2は本実施例の電界効果トランジスタの製造方法
を示す断面図である。9はレジスト、10はSIONで
ある。
【0014】次に製造方法について説明する。図2(a)
に示すように、半絶縁性GaAs基板1上に形成したn
型半導体層2,n+ 型半導体層3上にSION10,レ
ジスト膜9の順に膜を形成する。次に図2(b) に示すよ
うに、レジスト9に下段リセスの幅のパターンを成形
し、レジスト9をマスクにしてCF4 ガスを用いたドラ
イエッチングによりSION10をエッチングし、さら
に、該SION10に対し、バッファード弗酸(BH
F)を用いて上段リセスの幅のサイドエッチングを施
す。
に示すように、半絶縁性GaAs基板1上に形成したn
型半導体層2,n+ 型半導体層3上にSION10,レ
ジスト膜9の順に膜を形成する。次に図2(b) に示すよ
うに、レジスト9に下段リセスの幅のパターンを成形
し、レジスト9をマスクにしてCF4 ガスを用いたドラ
イエッチングによりSION10をエッチングし、さら
に、該SION10に対し、バッファード弗酸(BH
F)を用いて上段リセスの幅のサイドエッチングを施
す。
【0015】次に図2(c) に示すように、上層レジスト
9に忠実な幅でもって、Cl2 ガスを用いたドライエッ
チング、あるいは硫酸系のウェットエッチングによりn
+ 型半導体層3をエッチングし、上層レジスト9を除去
する。次に図2(d) のように、SION10のパターン
に忠実に、かつ所定の深さまでn+ 型半導体層3および
n型半導体層2をエッチングすることにより、下段リセ
ス11及び上段リセス12を形成する。次に図2(e) に
示すように、WSi6,Au7の順に堆積し、リセス領
域上のWSi,Auにレジスト(図示せず)を形成し、
このレジストをマスクにAu,WSiの順にエッチング
することにより、ゲート電極6,7を形成する。そし
て、SION10を除去し、n+ 型半導体層3上にソー
ス電極4とドレイン電極5を所定の間隔をあけて形成す
ることにより、電界効果トランジスタを製造する。
9に忠実な幅でもって、Cl2 ガスを用いたドライエッ
チング、あるいは硫酸系のウェットエッチングによりn
+ 型半導体層3をエッチングし、上層レジスト9を除去
する。次に図2(d) のように、SION10のパターン
に忠実に、かつ所定の深さまでn+ 型半導体層3および
n型半導体層2をエッチングすることにより、下段リセ
ス11及び上段リセス12を形成する。次に図2(e) に
示すように、WSi6,Au7の順に堆積し、リセス領
域上のWSi,Auにレジスト(図示せず)を形成し、
このレジストをマスクにAu,WSiの順にエッチング
することにより、ゲート電極6,7を形成する。そし
て、SION10を除去し、n+ 型半導体層3上にソー
ス電極4とドレイン電極5を所定の間隔をあけて形成す
ることにより、電界効果トランジスタを製造する。
【0016】このような本実施例1の電界効果トランジ
スタの製造方法では、ゲート端は下段リセス11端によ
って規定され、リセス端は上段リセス12端によって規
定され、これらはそれぞれ、フォトレジスト9の開口、
SION10の開口によって独立に規定されるので、両
者間の距離は任意に制御することができる。その結果、
動作層2が表面に露出する部分を低減することができ、
ゲート端とリセス端を一致させることも可能となり、図
10に示すような表面空乏層21を下段リセスと上段リ
セスの間の半導体層2部分にとどめることができるの
で、表面空乏層21および表面凖位20がデバイス特性
へ与える影響を抑制することが可能となる。よってゲー
トパルス応答遅延,ソース抵抗の増大,大信号入力時の
チャネル狭さく等を低減することができる効果がある。
スタの製造方法では、ゲート端は下段リセス11端によ
って規定され、リセス端は上段リセス12端によって規
定され、これらはそれぞれ、フォトレジスト9の開口、
SION10の開口によって独立に規定されるので、両
者間の距離は任意に制御することができる。その結果、
動作層2が表面に露出する部分を低減することができ、
ゲート端とリセス端を一致させることも可能となり、図
10に示すような表面空乏層21を下段リセスと上段リ
セスの間の半導体層2部分にとどめることができるの
で、表面空乏層21および表面凖位20がデバイス特性
へ与える影響を抑制することが可能となる。よってゲー
トパルス応答遅延,ソース抵抗の増大,大信号入力時の
チャネル狭さく等を低減することができる効果がある。
【0017】実施例2.以下、この発明の第2の実施例
を図3について説明する。図3は、この発明の第2の実
施例によるWSi2段リセスゲートを有する電界効果ト
ランジスタの製造方法を示す概略断面図である。図にお
いて、図1,2と同一符号は同一又は相当部分を示し、
13は電子ビーム描画用レジスト(EB用レジスト)で
ある。
を図3について説明する。図3は、この発明の第2の実
施例によるWSi2段リセスゲートを有する電界効果ト
ランジスタの製造方法を示す概略断面図である。図にお
いて、図1,2と同一符号は同一又は相当部分を示し、
13は電子ビーム描画用レジスト(EB用レジスト)で
ある。
【0018】次に製造方法について説明する。半導体層
2,3上にSION10,EB用レジスト13,レジス
ト9の順に形成し、EB用レジスト13およびレジスト
9に開口を形成することによりレジスト9の開口のみが
大きいT型レジスト形状を形成し、EB用レジスト13
に忠実にCF4 ガスを用いたドライエッチングによりS
ION10をエッチングする(図3(a) )。
2,3上にSION10,EB用レジスト13,レジス
ト9の順に形成し、EB用レジスト13およびレジスト
9に開口を形成することによりレジスト9の開口のみが
大きいT型レジスト形状を形成し、EB用レジスト13
に忠実にCF4 ガスを用いたドライエッチングによりS
ION10をエッチングする(図3(a) )。
【0019】次にSION10に忠実に半導体層3をエ
ッチングする(図3(b) )。次にEB(Electron Beam
)用レジスト13をエッチバックすることにより、上
記レジストパターン9をSION10上に残す。そして
このレジストパターン9に忠実にSION10をエッチ
ングする(図3(c) )。次にこのSION10に忠実に
かつ所定の深さに半導体層2,3をCl2 ガスを用いた
ドライエッチングあるいは硫酸系のウェットエッチング
によりエッチングし、下段リセス11,上段リセス12
を形成する(図3(d) )。
ッチングする(図3(b) )。次にEB(Electron Beam
)用レジスト13をエッチバックすることにより、上
記レジストパターン9をSION10上に残す。そして
このレジストパターン9に忠実にSION10をエッチ
ングする(図3(c) )。次にこのSION10に忠実に
かつ所定の深さに半導体層2,3をCl2 ガスを用いた
ドライエッチングあるいは硫酸系のウェットエッチング
によりエッチングし、下段リセス11,上段リセス12
を形成する(図3(d) )。
【0020】次にレジストパターン9を除去したのち、
リセス領域上を含めてSIOを堆積し、これをエッチン
グすることによりサイドウォール8を形成し、リセス領
域とSION10上にWSi,Auの順に堆積し、リセ
ス領域上にレジスト(図示せず)を形成し、このレジス
トをマスクにAu,WSiの順にエッチングすることに
より、ゲート電極6,7を形成する。次に、SION1
0を除去し、ソース電極4,ドレイン電極5を所定の間
隔で形成する(図3(e) )ことにより、電界効果トラン
ジスタを製造する。
リセス領域上を含めてSIOを堆積し、これをエッチン
グすることによりサイドウォール8を形成し、リセス領
域とSION10上にWSi,Auの順に堆積し、リセ
ス領域上にレジスト(図示せず)を形成し、このレジス
トをマスクにAu,WSiの順にエッチングすることに
より、ゲート電極6,7を形成する。次に、SION1
0を除去し、ソース電極4,ドレイン電極5を所定の間
隔で形成する(図3(e) )ことにより、電界効果トラン
ジスタを製造する。
【0021】このような本実施例2の電界効果トランジ
スタの製造方法では、ゲート端は下段リセス11端によ
って規定され、リセス端は上段リセス12端によって規
定され、これらはそれぞれ、EB用レジスト13の開
口、SION10の開口によって独立に規定されるの
で、両者間の距離は任意に制御することができる。従っ
て、本実施例2においても、上記実施例1と同様、表面
空乏層および表面凖位がデバイス特性へ与える影響を抑
制することが可能となり、ゲートパルス応答遅延,ソー
ス抵抗の増大,大信号入力時のチャネル狭さく等を低減
できる効果がある。
スタの製造方法では、ゲート端は下段リセス11端によ
って規定され、リセス端は上段リセス12端によって規
定され、これらはそれぞれ、EB用レジスト13の開
口、SION10の開口によって独立に規定されるの
で、両者間の距離は任意に制御することができる。従っ
て、本実施例2においても、上記実施例1と同様、表面
空乏層および表面凖位がデバイス特性へ与える影響を抑
制することが可能となり、ゲートパルス応答遅延,ソー
ス抵抗の増大,大信号入力時のチャネル狭さく等を低減
できる効果がある。
【0022】実施例3.以下、この発明の第3の実施例
を図について説明する。図4は、本発明の第3の実施例
による2段リセス構造電界効果トランジスタを示す。図
において、図1,2と同一符号は同一又は相当部分を示
し、14はダミーゲート、15はAuまたはAl系ゲー
ト電極である。
を図について説明する。図4は、本発明の第3の実施例
による2段リセス構造電界効果トランジスタを示す。図
において、図1,2と同一符号は同一又は相当部分を示
し、14はダミーゲート、15はAuまたはAl系ゲー
ト電極である。
【0023】次に製造方法について説明する。n+ 半導
体層3上にソース電極4,ドレイン電極5を所定の間隔
で形成し、ソース電極4,ドレイン電極5および半導体
層3上にレジスト(図示せず)を形成し、このレジスト
をマスクに半導体層露出部を所定の深さにエッチングす
ることにより、上段リセス12を形成し、SIOを堆
積,リフトオフして、ダミーゲート14を形成する(図
4(a) )。
体層3上にソース電極4,ドレイン電極5を所定の間隔
で形成し、ソース電極4,ドレイン電極5および半導体
層3上にレジスト(図示せず)を形成し、このレジスト
をマスクに半導体層露出部を所定の深さにエッチングす
ることにより、上段リセス12を形成し、SIOを堆
積,リフトオフして、ダミーゲート14を形成する(図
4(a) )。
【0024】次にレジスト9を塗布し、ダミーゲート1
4を除去し、このレジスト9をマスクにして半導体層2
をエッチングし、下段リセス11を形成する(図(c)
)。次にこの下段第2リセス11上にゲート電極15
を蒸着,リフトオフにより形成する(図4(d) )ことに
よって電界効果トランジスタを製造する。このような本
実施例3の電界効果トランジスタの製造方法では、リセ
ス端は上段リセス12端によって規定され、ゲート15
端はダミーゲート14端によってほぼ規定され、これら
はそれぞれ、第1回目のエッチング時のフォトレジスト
開口、及びダミーゲート14の寸法によって独立に規定
される。従って、本実施例によってもやはり上記実施例
1,2と同様の効果が得られる。
4を除去し、このレジスト9をマスクにして半導体層2
をエッチングし、下段リセス11を形成する(図(c)
)。次にこの下段第2リセス11上にゲート電極15
を蒸着,リフトオフにより形成する(図4(d) )ことに
よって電界効果トランジスタを製造する。このような本
実施例3の電界効果トランジスタの製造方法では、リセ
ス端は上段リセス12端によって規定され、ゲート15
端はダミーゲート14端によってほぼ規定され、これら
はそれぞれ、第1回目のエッチング時のフォトレジスト
開口、及びダミーゲート14の寸法によって独立に規定
される。従って、本実施例によってもやはり上記実施例
1,2と同様の効果が得られる。
【0025】実施例4.図5は、本発明の第4の実施例
による2段リセス構造を有する電界効果トランジスタの
製造方法を示す概略図である。次に製造方法について説
明する。半導体層3上にソース電極4,ドレイン電極5
を所定の間隔で形成し、レジスト9をマスクにして半導
体層2,3を所定の深さにエッチングし、上段リセス領
域12を形成する(図5(a) )。
による2段リセス構造を有する電界効果トランジスタの
製造方法を示す概略図である。次に製造方法について説
明する。半導体層3上にソース電極4,ドレイン電極5
を所定の間隔で形成し、レジスト9をマスクにして半導
体層2,3を所定の深さにエッチングし、上段リセス領
域12を形成する(図5(a) )。
【0026】次にこのレジスト9をマスクに半導体層2
を異方性エッチングすることにより下段リセス11を形
成する(図5(b) )。次にゲート電極15を蒸着,リフ
トオフにより形成する(図5(c) )ことにより電界効果
トランジスタを製造する。このような本実施例4におい
ても、リセス端は上段リセス12端によって規定され、
ゲート端は下段リセス11端によって規定され、これら
はそれぞれ、レジスト9の開口そのものの寸法、及びレ
ジスト9の開口を経たウエットエッチングによる拡大さ
れたエッチング寸法によって規定され、独立に規定され
る。従って、本実施例4においても、上記実施例1,
2,3と同様の効果が得られる。
を異方性エッチングすることにより下段リセス11を形
成する(図5(b) )。次にゲート電極15を蒸着,リフ
トオフにより形成する(図5(c) )ことにより電界効果
トランジスタを製造する。このような本実施例4におい
ても、リセス端は上段リセス12端によって規定され、
ゲート端は下段リセス11端によって規定され、これら
はそれぞれ、レジスト9の開口そのものの寸法、及びレ
ジスト9の開口を経たウエットエッチングによる拡大さ
れたエッチング寸法によって規定され、独立に規定され
る。従って、本実施例4においても、上記実施例1,
2,3と同様の効果が得られる。
【0027】
【発明の効果】以上のようにこの発明にかかる半導体装
置の製造方法によれば、下層にSION,上層にレジス
トからなる2層膜、または下層にSION,中層にEB
レジスト,上層にレジストからなる3層膜、またはダミ
ーゲートを用いて、あるいはフォトレジストを用いたウ
エッチエッチングとドライエッチングとにより、ゲート
端とリセス端の幅を自由に制御できる2段リセス構造を
形成するようにしたので、下段のリセスの幅と上段リセ
スの幅を任意に制御可能な電界効果トランジスタが得ら
れ、その結果、表面空乏層および表面凖位の影響が緩和
されるため、ゲートパルス応答遅延,ソース抵抗の増
大,大信号入力時のチャネル狭さく等を大きく低減でき
る効果がある。
置の製造方法によれば、下層にSION,上層にレジス
トからなる2層膜、または下層にSION,中層にEB
レジスト,上層にレジストからなる3層膜、またはダミ
ーゲートを用いて、あるいはフォトレジストを用いたウ
エッチエッチングとドライエッチングとにより、ゲート
端とリセス端の幅を自由に制御できる2段リセス構造を
形成するようにしたので、下段のリセスの幅と上段リセ
スの幅を任意に制御可能な電界効果トランジスタが得ら
れ、その結果、表面空乏層および表面凖位の影響が緩和
されるため、ゲートパルス応答遅延,ソース抵抗の増
大,大信号入力時のチャネル狭さく等を大きく低減でき
る効果がある。
【図1】この発明の実施例1による2段リセス電界効果
トランジスタの断面図である。
トランジスタの断面図である。
【図2】この発明の実施例1による2段リセス電界効果
トランジスタの製造方法の断面フロー図である。
トランジスタの製造方法の断面フロー図である。
【図3】この発明の実施例2による2段リセス電界効果
トランジスタの製造方法の断面フロー図である。
トランジスタの製造方法の断面フロー図である。
【図4】この発明の実施例3による2段リセス電界効果
トランジスタの製造方法の断面フロー図である。
トランジスタの製造方法の断面フロー図である。
【図5】この発明の実施例4による2段リセス電界効果
トランジスタの製造方法の断面フロー図である。
トランジスタの製造方法の断面フロー図である。
【図6】従来の電界効果トランジスタの断面図である。
【図7】従来の電界効果トランジスタの製造方法の断面
フロー図である。
フロー図である。
【図8】従来のWSiゲート電界効果トランジスタの断
面図である。
面図である。
【図9】従来のWSiゲート電界効果トランジスタの製
造方法の断面フロー図である。
造方法の断面フロー図である。
【図10】従来のリセスゲート電界効果トランジスタの
問題点を説明するための図である。
問題点を説明するための図である。
1 半絶縁性GaAs基板 2 n型GaAs半導体層 3 n+ 型GaAs半導体層 6 WSiゲート電極 7 Auゲート電極 8 SiOサイドウォール 9 レジスト 10 SION 11 下段リセス 12 上段リセス 13 電子ビーム描画用レジスト 13′ レジスト 14 ダミーゲート 15 AuまたはAl系ゲート電極 16 リセス領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成5年9月10日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】請求項2
【補正方法】変更
【補正内容】
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0019
【補正方法】変更
【補正内容】
【0019】次にSION10に忠実に半導体層3をエ
ッチングする(図3(b) )。次にEB(Electron Beam
)用レジスト9及び13をエッチバックすることによ
り、レジストパターン13′をSION10上に残す。
そしてこのレジストパターン13′に忠実にSION1
0をエッチングする(図3(c) )。次にこのSION1
0に忠実にかつ所定の深さに半導体層2,3をCl2 ガ
スを用いたドライエッチングあるいは硫酸系のウェット
エッチングによりエッチングし、下段リセス11,上段
リセス12を形成する(図3(d) )。
ッチングする(図3(b) )。次にEB(Electron Beam
)用レジスト9及び13をエッチバックすることによ
り、レジストパターン13′をSION10上に残す。
そしてこのレジストパターン13′に忠実にSION1
0をエッチングする(図3(c) )。次にこのSION1
0に忠実にかつ所定の深さに半導体層2,3をCl2 ガ
スを用いたドライエッチングあるいは硫酸系のウェット
エッチングによりエッチングし、下段リセス11,上段
リセス12を形成する(図3(d) )。
【手続補正3】
【補正対象書類名】図面
【補正対象項目名】図3
【補正方法】変更
【補正内容】
【図3】
Claims (4)
- 【請求項1】 2段リセス構造を有する半導体装置を製
造する方法において、 半導体層上に形成した下層のSION膜と上層のレジス
ト膜からなる2層膜に、上層レジスト膜パターン幅より
も上記下層のSION膜のパターン幅を広げた形状の開
口を形成する工程と、 上記レジストパターンに従って上記半導体層をエッチン
グし、下段リセスを形成する工程と、 上記レジスト膜を除去した後、上記SION膜のパター
ンに従ってエッチングを行い、上段リセスを形成する工
程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項2】 2段リセス構造を有する半導体装置を製
造する方法において、 半導体層上に形成した下層にSION,中層に電子ビー
ム描画用レジスト,上層にレジストからなる3層膜のう
ち少なくとも上層と中層の2層レジストにT型レジスト
形状の開口を形成する工程と、 上記中層レジストパターンに忠実に上記半導体層をエッ
チングし、下段リセスを形成する工程と、 上記レジストをエッチングして中層パターンを除去し、
上記上層のパターンに従ってエッチングを行い上段リセ
スを形成する工程とを含むことを特徴とする半導体装置
の製造方法。 - 【請求項3】 2段リセス構造を有する半導体装置の製
造方法において、 半導体層に形成した上段リセス領域内にダミーゲートを
形成する工程と、 上記上段リセス領域内にレジストを埋め込み、上記ダミ
ーゲートを除去する工程と、 上記ダミーゲートによる開口パターンに従って上記半導
体層のエッチングを行い、下段リセスを形成する工程
と、 この下段リセス上にゲート電極を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項4】 2段リセス構造を有する半導体装置を製
造する方法において、 半導体層に形成したレジストパターンに従ってウエット
エッチングを行い上段リセスを形成する工程と、 上記上段リセス領域内に上記レジストパターンの開口に
従ってドライエッチングを行い下段リセスを形成する工
程と、 この下段リセス上にゲート電極を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28500792A JPH06112226A (ja) | 1992-09-29 | 1992-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28500792A JPH06112226A (ja) | 1992-09-29 | 1992-09-29 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06112226A true JPH06112226A (ja) | 1994-04-22 |
Family
ID=17685945
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28500792A Pending JPH06112226A (ja) | 1992-09-29 | 1992-09-29 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06112226A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH104102A (ja) * | 1996-06-14 | 1998-01-06 | Nec Corp | 半導体装置の製造方法 |
KR20020046693A (ko) * | 2000-12-15 | 2002-06-21 | 박종섭 | 반도체 소자의 콘택홀 형성방법 |
JP2007048950A (ja) * | 2005-08-10 | 2007-02-22 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
-
1992
- 1992-09-29 JP JP28500792A patent/JPH06112226A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH104102A (ja) * | 1996-06-14 | 1998-01-06 | Nec Corp | 半導体装置の製造方法 |
KR20020046693A (ko) * | 2000-12-15 | 2002-06-21 | 박종섭 | 반도체 소자의 콘택홀 형성방법 |
JP2007048950A (ja) * | 2005-08-10 | 2007-02-22 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
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