JPH08172102A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH08172102A JP6317019A JP31701994A JPH08172102A JP H08172102 A JPH08172102 A JP H08172102A JP 6317019 A JP6317019 A JP 6317019A JP 31701994 A JP31701994 A JP 31701994A JP H08172102 A JPH08172102 A JP H08172102A
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Abstract

(57)【要約】 【目的】 安価な装置と短い工程で、精度良くマッシュ
ルーム型ゲート電極を形成することにより、安価で、高
歩留まりのＧａＡｓＭＥＳＦＥＴ及びそれを用いた集積
回路を製造することができる半導体装置の製造方法を提
供する。 【構成】 半導体基板上に第１のマスク層１６を積層す
る工程と、第１のマスク層１６に開口部１６ａを形成す
る工程と、半導体基板を熱処理することにより、第１の
マスク層１６をフローする工程と、第１のマスク層１６
上に第２のマスク層１７を積層する工程と、第２のマス
ク層１７に第１のマスク層の開口部１６ａより大きく、
かつ第１のマスク層の開口部１６ａを表出させている開
口部１７ａを形成する工程と、第２のマスク層の開口部
１７ａにゲート電極１９を形成する工程とからなる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にショットキーゲート型電解効果トランジス
タ及びそれを用いた集積回路等のマッシュルーム形ゲー
ト電極を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】ガリウム砒素ショットキーゲート型電解
効果トランジスタ（以下ＧａＡｓＭＥＳＦＥＴと記す）
は、高周波特性が優れ、かつ高出力化が図れる。そし
て、このＭＥＳＦＥＴの高性能化（高周波化、高出力
化、高効率化）及び高信頼性化のために、種々の構造及
び製造方法が提案されている。
【０００３】高性能化のためには、ゲート抵抗（Ｒg
）、ソース抵抗（Ｒs ）、ソース・ドレイン間容量
（Ｃgs）の低減と相互コンダクタンス（ｇm ）の向上な
どが重要である。このうち、ソース・ドレイン間容量
（Ｃgs）の低減と相互コンダクタンス（ｇm ）の向上に
は、ゲート長を短縮することが有効である。また、ゲー
ト長の短縮化によるゲート抵抗（Ｒg ）の増加を防ぐた
めには、マッシュルーム形ゲート電極が有効である。
【０００４】従来、マッシュルーム形ゲート電極を有す
るＧａＡｓＭＥＳＦＥＴの製造方法として、特公平４−
７２３８１に開示されているような製造方法があった。
【０００５】図２（ａ）〜（ｄ）は、従来のマッシュル
ーム型ゲート電極を有するＧａＡｓＭＥＳＦＥＴの製造
方法を示す断面図である。まず、半絶縁性ＧａＡｓから
なる半導体基板２１上部に、エピタキシャル成長法又は
イオン注入法で形成された活性層２２を形成する。次
に、活性層２２上にソース電極２３及びドレイン電極２
４を形成したのち、絶縁膜２５、第１のマスク層である
レジスト層２６を順次堆積し、第１のマスク層であるレ
ジスト層２６のゲート電極形成予定領域に対応する部分
に開口部２６ａを形成する（図２（ａ））。
【０００６】次いで、第１のマスク層であるレジスト層
２６をマスクとして絶縁膜２５を選択エッチングして開
口窓２５ａを開ける（図２（ｂ））。
【０００７】次いで、第１のマスク層であるレジスト層
２６を除去したのち、第２のマスク層である別のレジス
ト層２７を堆積し、開口窓２５ａよりも幅の広い開口部
２７ａを形成する。その後、第２のマスク層であるレジ
スト層２７および絶縁膜２５をマスクとして活性層２２
をエッチングしてリセス２８を形成する（図２
（ｃ））。
【０００８】最後に、ゲート電極を構成する金属を半導
体基板２１上に蒸着したのち、第２のマスク層であるレ
ジスト層２７を除去することによってその上の金属膜を
も除去して、マッシュルーム形ゲート電極２９を有する
ＧａＡｓＭＥＳＦＥＴ２０を得る（図２（ｄ））。
【０００９】
【発明が解決しようとする課題】しかしながら、このよ
うな製造方法においては、絶縁膜２５のエッチングに、
りん酸系、硫酸系等のウエットエッチングを用いる場
合、基板面内及びロット間には若干のエッチング量の不
均一が生じ、必ずしも開口窓の幅が狙い目通りになら
ず、均一性も悪くなるということがあった。従って、素
子特性が基板面内及びロット間で不均一になるという問
題点があった。
【００１０】また、エッチング量、つまり開口窓２５ａ
の幅を均一にするために、絶縁膜２５のエッチングに、
反応性イオンエッチング、イオンミリング等のドライエ
ッチングを用いる場合があるが、この場合、活性層２２
表面にダメージ等が入り、素子特性が劣化するという問
題点があった。
【００１１】さらに、このような製造方法においては、
絶縁膜２５、第１のマスク層であるレジスト層２６を順
次堆積する工程と、第１のマスク層であるレジスト層２
６に開口部２６ａを形成し、絶縁膜２５に開口窓２５ａ
を形成したのち、第１のマスク層であるレジスト層２６
を除去する工程と、第２のマスク層である別のレジスト
層２７を堆積する工程と、第２のマスク層であるレジス
ト層２７に開口部２７ａを形成する工程が必要なため、
プロセスが煩雑で、コストも増加するという問題点があ
った。
【００１２】本発明の目的は、前記問題点を解決するも
ので、マッシュルーム型ゲート電極を安価な装置と短い
工程で、精度良く形成することにより、安価で、高歩留
まりのＧａＡｓＭＥＳＦＥＴ及びそれを用いた集積回路
を製造することができる半導体装置の製造方法を提供す
るものである。
【００１３】
【課題を解決するための手段】上述する問題点を解決す
るため、本発明は、半導体基板上に第１のマスク層を堆
積する工程と、前記第１のマスク層に開口部を形成する
工程と、前記半導体基板を熱処理することにより、前記
第１のマスク層をフローする工程と、前記第１のマスク
層上に第２のマスク層を堆積する工程と、前記第２のマ
スク層に前記第１のマスク層の開口部より大きく、かつ
該第１のマスク層の開口部を表出させている開口部を形
成する工程と、前記第２のマスク層の開口部にゲート電
極となる金属を蒸着する工程とを含んでなることを特徴
とする。
【００１４】
【作用】本発明の半導体装置の製造方法によれば、エッ
チングにより絶縁膜を開口する工程を採用していないの
で、ゲート長は、第１のマスク層であるレジスト層の開
口部の幅のみで決定される。従って、ゲート電極直下の
活性層表面にダメージ等を導入することなく、レジスト
層の開口部の幅を制御よく形成できる。
【００１５】さらに、絶縁膜を開口する工程と、第１の
マスク層であるレジスト膜を除去する工程がないので、
工程を短縮することができる。
【００１６】
【実施例】図１（ａ）〜（ｄ）は、本発明の一実施例に
よるマッシュルーム型ゲート電極を有するＧａＡｓＭＥ
ＳＦＥＴの製造方法を示す断面図であり、以下に、その
概略を説明する。まず、図１（ａ）に示すように、半絶
縁性ＧａＡｓからなる半導体基板１１上部に、エピタキ
シャル成長法又はイオン注入法で形成された活性層１２
を形成する。次に、活性層１２上にソース電極１３及び
ドレイン電極１４を形成したのち、第１のマスク層であ
るレジスト層１６を堆積し、ゲート電極形成予定領域に
対応する部分に開口部１６ａを形成する。
【００１７】次いで、図１（ｂ）に示すように、半導体
基板１１を第１のマスク層であるレジスト層１６がフロ
ーする温度、例えば２００℃で熱処理し、第１のマスク
層であるレジスト層１６をフローさせ、第１のマスク層
であるレジスト層１６１と開口窓１６ｂを形成する。
【００１８】次いで、図１（ｃ）に示すように、第２の
マスク層であるレジスト層１７を堆積し、開口窓１６ｂ
よりも幅の広い開口部１７ａを形成する。この際、後工
程でのリフトオフが容易になるように、第２のマスク層
であるレジスト層１７にネガレジスト、あるいは多層レ
ジストを用いても良い。
【００１９】最後に、図１（ｄ）に示すように、ゲート
電極を構成する金属、例えばＴｉ（チタン）／Ｐｔ（白
金）／Ａｕ（金）を半導体基板１１上に蒸着したのち、
第１のマスク層であるレジスト層１６１と第２のマスク
層であるレジスト層１７を同時に除去することによって
その上の金属膜をも除去して、マッシュルーム形ゲート
電極１９を有するＧａＡｓＭＥＳＦＥＴ１０を得る。
【００２０】以上、本願の実施例では、ＭＥＳＦＥＴの
製造方法に応用した場合を示したが、高移動度トランジ
スタにも応用できる。
【００２１】また、本願の実施例では、半導体基板にＧ
ａＡｓを用いた場合を示したが、Ｓｉ、ＩｎＰ等の他の
半導体基板を用いた場合にも応用できる。
【００２２】
【発明の効果】以上述べたように、本発明に係る半導体
装置の製造方法によれば、ゲート電極直下の活性層表面
にダメージ等を導入することなく、レジスト層の開口部
の幅を制御よく形成できるので、均一なゲート長を有す
るマッシュルーム型ゲート電極が作製できる。従って、
ソース・ドレイン間容量（Ｃgs）の低減、相互コンダク
タンス（ｇm ）の向上及びゲート抵抗（Ｒg ）の低減が
可能となる。
【００２３】また、面内及びロット間の素子特性、例え
ば、相互コンダクタンス（ｇm ）、ソース・ドレイン電
流（Ｉdss ）及びピンチオフ電圧（Ｖp ）の再現性、均
一性に優れたＭＥＳＦＥＴ及びそれを用いた集積回路を
製造することができる。
【００２４】さらに、マッシュルーム型ゲート電極を作
製する工程を短縮することができるので、製造コスト及
び材料コストを大幅に低減できる。
【図面の簡単な説明】
【図１】本発明の一実施例によるＧａＡｓＭＥＳＦＥＴ
の製造方法を示す断面図。
【図２】従来技術によるＧａＡｓＭＥＳＦＥＴの製造方
法を示す断面図。
【符号の説明】
１１ 半導体基板 １２ 活性層 １３ ソース電極 １４ ドレイン電極 １６、１６１ 第１のマスク層であるレジスト層 １７ 第２のマスク層であるレジスト層 １９ マッシュルーム形ゲート電極

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に第１のマスク層を堆積す
    る工程と、 前記第１のマスク層に開口部を形成する工程と、 前記半導体基板を熱処理することにより、前記第１のマ
    スク層をフローする工程と、 前記第１のマスク層上に第２のマスク層を堆積する工程
    と、 前記第２のマスク層に前記第１のマスク層の開口部より
    大きく、かつ該第１のマスク層の開口部を表出させてい
    る開口部を形成する工程と、 前記第２のマスク層の開口部にゲート電極となる金属を
    蒸着する工程とを含んでなることを特徴とする半導体装
    置の製造方法。
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