JPH10209178A - 電界効果型トランジスタ，およびその製造方法 - Google Patents
電界効果型トランジスタ，およびその製造方法Info
- Publication number
- JPH10209178A JPH10209178A JP9012346A JP1234697A JPH10209178A JP H10209178 A JPH10209178 A JP H10209178A JP 9012346 A JP9012346 A JP 9012346A JP 1234697 A JP1234697 A JP 1234697A JP H10209178 A JPH10209178 A JP H10209178A
- Authority
- JP
- Japan
- Prior art keywords
- recess
- forming
- layer
- semiconductor layer
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 109
- 230000005669 field effect Effects 0.000 title claims description 36
- 239000004065 semiconductor Substances 0.000 claims abstract description 69
- 238000005530 etching Methods 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 238000001039 wet etching Methods 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims description 101
- 238000005468 ion implantation Methods 0.000 claims description 51
- 238000002513 implantation Methods 0.000 claims description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 34
- 230000003071 parasitic effect Effects 0.000 abstract description 13
- QGZKDVFQNNGYKY-UHFFFAOYSA-O Ammonium Chemical compound [NH4+] QGZKDVFQNNGYKY-UHFFFAOYSA-O 0.000 abstract 1
- QOSATHPSBFQAML-UHFFFAOYSA-N hydrogen peroxide;hydrate Chemical compound O.OO QOSATHPSBFQAML-UHFFFAOYSA-N 0.000 abstract 1
- 239000007788 liquid Substances 0.000 abstract 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 23
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 22
- 239000012535 impurity Substances 0.000 description 15
- 230000015556 catabolic process Effects 0.000 description 13
- 230000000694 effects Effects 0.000 description 13
- 239000011259 mixed solution Substances 0.000 description 13
- 229910021529 ammonia Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 10
- 238000000206 photolithography Methods 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000001771 vacuum deposition Methods 0.000 description 6
- 239000013078 crystal Substances 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 239000007864 aqueous solution Substances 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- FEWJPZIEWOKRBE-JCYAYHJZSA-N Dextrotartaric acid Chemical compound OC(=O)[C@H](O)[C@@H](O)C(O)=O FEWJPZIEWOKRBE-JCYAYHJZSA-N 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- FEWJPZIEWOKRBE-UHFFFAOYSA-N Tartaric acid Natural products [H+].[H+].[O-]C(=O)C(O)C(O)C([O-])=O FEWJPZIEWOKRBE-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 235000002906 tartaric acid Nutrition 0.000 description 2
- 239000011975 tartaric acid Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000002178 crystalline material Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000003779 heat-resistant material Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
- H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8128—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with recessed gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 従来、スパイクゲート構造を有するＦＥＴを
製造するには、写真製版工程やエッチング工程等を繰り
返して行っていたため、その製造工程が複雑かつ長いも
のであった。 【解決手段】 半導体層２にＦＩＢ９により幅の細いダ
メージ層１２を形成し、上記半導体層２をウエットエッ
チングして上記ダメージ層１２の増速エッチングを利用
したスパイク溝６ａを有するリセス６を形成する。
製造するには、写真製版工程やエッチング工程等を繰り
返して行っていたため、その製造工程が複雑かつ長いも
のであった。 【解決手段】 半導体層２にＦＩＢ９により幅の細いダ
メージ層１２を形成し、上記半導体層２をウエットエッ
チングして上記ダメージ層１２の増速エッチングを利用
したスパイク溝６ａを有するリセス６を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、ショットキー接
合を有する電界効果型トランジスタおよびその製造方法
に関し、特に高出力用途向けの電界効果型トランジスタ
（以下、「ＦＥＴ」という。）およびその製造方法に関
するものである。
合を有する電界効果型トランジスタおよびその製造方法
に関し、特に高出力用途向けの電界効果型トランジスタ
（以下、「ＦＥＴ」という。）およびその製造方法に関
するものである。
【０００２】
【従来の技術】化合物半導体、特にＧａＡｓを基本とす
るショットキー接合型の電界効果型トランジスタ（ＭＥ
ＳＦＥＴ）は、マイクロ波帯域やミリ波帯域で良好な特
性を示すため、各種高周波通信システム等に幅広く利用
されている。これらのシステムに利用されている高出力
用トランジスタとしては、特に高い性能が要求される。
すなわち、高出力トランジスタに要求される特性には、
一般的に、出力電力、増幅率、および電力効率等が挙げ
られるが、用途によっては非常に短い時間レベル（ナノ
秒〜ミリ秒）での応答特性にまで注意を払う必要があ
る。上記高出力用ＧａＡｓＭＥＳＦＥＴとしては、現
在、半導体層を掘り込んだ溝（リセス）の中にゲート電
極を配置するリセスゲート型と呼ばれる構造を採ること
が一般的である。
るショットキー接合型の電界効果型トランジスタ（ＭＥ
ＳＦＥＴ）は、マイクロ波帯域やミリ波帯域で良好な特
性を示すため、各種高周波通信システム等に幅広く利用
されている。これらのシステムに利用されている高出力
用トランジスタとしては、特に高い性能が要求される。
すなわち、高出力トランジスタに要求される特性には、
一般的に、出力電力、増幅率、および電力効率等が挙げ
られるが、用途によっては非常に短い時間レベル（ナノ
秒〜ミリ秒）での応答特性にまで注意を払う必要があ
る。上記高出力用ＧａＡｓＭＥＳＦＥＴとしては、現
在、半導体層を掘り込んだ溝（リセス）の中にゲート電
極を配置するリセスゲート型と呼ばれる構造を採ること
が一般的である。
【０００３】図９(f) は、引用文献１（GaAs IC Sympos
ium Technical Digest, pp.263-266, 1994）に示され
た、従来の２段リセス型ＦＥＴの断面模式図である。図
において、１は、半絶縁性ＧａＡｓ基板、２は、チャネ
ル層、３は、ソース電極、４は、ドレイン電極、７は、
ゲート電極である。
ium Technical Digest, pp.263-266, 1994）に示され
た、従来の２段リセス型ＦＥＴの断面模式図である。図
において、１は、半絶縁性ＧａＡｓ基板、２は、チャネ
ル層、３は、ソース電極、４は、ドレイン電極、７は、
ゲート電極である。
【０００４】このＦＥＴは、ＧａＡｓ結晶からなるチャ
ネル層２に通常の薬液を用いたエッチングにより、リセ
ス６と呼ばれる溝を形成し、そのリセス６内にゲート電
極７を形成したものである。
ネル層２に通常の薬液を用いたエッチングにより、リセ
ス６と呼ばれる溝を形成し、そのリセス６内にゲート電
極７を形成したものである。
【０００５】高出力用として重要な出力電力を制限する
トランジスタ特性の一つとして、ゲート電極とドレイン
電極間の耐圧（以下、「ゲート耐圧」と称す。）が挙げ
られるが、このゲート耐圧は、ゲート電極とドレイン電
極間の距離に強く依存し、一般に、この距離が長いほど
ゲート耐圧が向上する。
トランジスタ特性の一つとして、ゲート電極とドレイン
電極間の耐圧（以下、「ゲート耐圧」と称す。）が挙げ
られるが、このゲート耐圧は、ゲート電極とドレイン電
極間の距離に強く依存し、一般に、この距離が長いほど
ゲート耐圧が向上する。
【０００６】ところで、図９(f) に示したようなリセス
構造のＦＥＴの場合、リセス６によって薄くなったチャ
ネル層２部分の抵抗が高くなるため、ゲート耐圧は、こ
のチャネル層２部分に支配されるようになる。つまり、
ゲート電極７とリセス６端部間の距離を長くした方がゲ
ート耐圧を向上させることができる。しかし、この距離
を長くすることは、ゲート電極７とソース電極３間との
距離も長くなるのでソース寄生抵抗の増大につながる。
したがって、ゲート電極７とリセス６端部間の距離は、
ゲート耐圧とソース寄生抵抗とを考慮し、ある最適値に
設定する必要がある。
構造のＦＥＴの場合、リセス６によって薄くなったチャ
ネル層２部分の抵抗が高くなるため、ゲート耐圧は、こ
のチャネル層２部分に支配されるようになる。つまり、
ゲート電極７とリセス６端部間の距離を長くした方がゲ
ート耐圧を向上させることができる。しかし、この距離
を長くすることは、ゲート電極７とソース電極３間との
距離も長くなるのでソース寄生抵抗の増大につながる。
したがって、ゲート電極７とリセス６端部間の距離は、
ゲート耐圧とソース寄生抵抗とを考慮し、ある最適値に
設定する必要がある。
【０００７】また、かかるリセス構造のＦＥＴにおい
て、あるバイアス電圧が入力電極に加えられたときに、
出力電流が時間的に遅れるラグと呼ばれる現象が生じる
が、入力電極がゲート電極である場合は、特にゲートラ
グと呼ばれ、ゲート耐圧の低下を最小限に抑制した上で
ゲートラグ現象を大幅に改善できる構造としては、引用
文献１にも述べられているように、リセスを２段に形成
した２段リセス構造が好ましく、かかる２段リセス構造
のＦＥＴは、特に有効である。
て、あるバイアス電圧が入力電極に加えられたときに、
出力電流が時間的に遅れるラグと呼ばれる現象が生じる
が、入力電極がゲート電極である場合は、特にゲートラ
グと呼ばれ、ゲート耐圧の低下を最小限に抑制した上で
ゲートラグ現象を大幅に改善できる構造としては、引用
文献１にも述べられているように、リセスを２段に形成
した２段リセス構造が好ましく、かかる２段リセス構造
のＦＥＴは、特に有効である。
【０００８】次に、引用文献１で述べられている上記２
段リセス型ＦＥＴの製造方法を説明する。図９(a) 〜
(f) は、上記２段リセス型ＦＥＴの製造工程を示した断
面模式図である。
段リセス型ＦＥＴの製造方法を説明する。図９(a) 〜
(f) は、上記２段リセス型ＦＥＴの製造工程を示した断
面模式図である。
【０００９】このＦＥＴでは、まず、半絶縁性ＧａＡｓ
基板１上に導電性のＧａＡｓチャネル層２を形成し、こ
のチャネル層２上に写真製版によりソース電極３及びド
レイン電極４を形成する。そして、ソース電極３及びド
レイン電極４を形成したチャネル層２表面に、ゲート電
極７を形成するためのレジストパターン５を形成する
（図９(a) ）。レジストパターン５は、後のプロセス上
の制約から、図示したようなオーバハング形状に形成す
る必要があるため、例えばイメージリバーサルレジスト
と呼ばれるものが使用される。なお、チャネル層２は、
高出力ＦＥＴの場合、ＭＢＥ（Molecular Beam Epitax
y）法などのエピタキシャル成長法で形成される場合が
多いが、イオン注入技術により形成することもある。こ
こでは、エピタキシャル成長したものとし、その厚さは
０．４μｍ程度とする。
基板１上に導電性のＧａＡｓチャネル層２を形成し、こ
のチャネル層２上に写真製版によりソース電極３及びド
レイン電極４を形成する。そして、ソース電極３及びド
レイン電極４を形成したチャネル層２表面に、ゲート電
極７を形成するためのレジストパターン５を形成する
（図９(a) ）。レジストパターン５は、後のプロセス上
の制約から、図示したようなオーバハング形状に形成す
る必要があるため、例えばイメージリバーサルレジスト
と呼ばれるものが使用される。なお、チャネル層２は、
高出力ＦＥＴの場合、ＭＢＥ（Molecular Beam Epitax
y）法などのエピタキシャル成長法で形成される場合が
多いが、イオン注入技術により形成することもある。こ
こでは、エピタキシャル成長したものとし、その厚さは
０．４μｍ程度とする。
【００１０】この後、上記レジストパターン５をマスク
として、例えばアンモニアと過酸化水素水の混合液を用
いてＧａＡｓチャネル層２をウエットエッチングし、最
初のリセス６ｂを形成する（図９(b) ）。このとき、リ
セス６ｂの深さは、約０．１μｍとする。
として、例えばアンモニアと過酸化水素水の混合液を用
いてＧａＡｓチャネル層２をウエットエッチングし、最
初のリセス６ｂを形成する（図９(b) ）。このとき、リ
セス６ｂの深さは、約０．１μｍとする。
【００１１】次に、Ｃｌ2 などのガスを用いたＲＩＥ
（Reactive Ion Etching）法などの異方性の強いドライ
エッチング技術を用いてレジスト開口寸法に略同一幅の
溝を形成する（図９(c) ）。この溝の深さは、約０．１
μｍとする。
（Reactive Ion Etching）法などの異方性の強いドライ
エッチング技術を用いてレジスト開口寸法に略同一幅の
溝を形成する（図９(c) ）。この溝の深さは、約０．１
μｍとする。
【００１２】さらに、１回目と同様のエッチング液（例
えば、アンモニアと過酸化水素水の混合液）にて２回目
のウエットエッチングを行うと、リセス６は幅方向と深
さ方向に広がり、図９(d) に示すようなリセス６が得ら
れる。このときのエッチング深さは、約０．１μｍとす
ると、次の工程で形成されるゲート電極７直下のＧａＡ
ｓチャネル層２の厚さは、約０．１μｍとなる。
えば、アンモニアと過酸化水素水の混合液）にて２回目
のウエットエッチングを行うと、リセス６は幅方向と深
さ方向に広がり、図９(d) に示すようなリセス６が得ら
れる。このときのエッチング深さは、約０．１μｍとす
ると、次の工程で形成されるゲート電極７直下のＧａＡ
ｓチャネル層２の厚さは、約０．１μｍとなる。
【００１３】次に、ゲート電極７を構成するための金属
膜（例えばＴｉとＡｕの積層膜）を真空蒸着法など異方
性の膜堆積方法で全面に形成する（図９(e) ）。このと
き、レジストパターン５上にも当然金属膜８が付着する
が、有機溶剤などレジストパターン５を溶解する溶剤に
よってレジストパターン５を除去することにより、同時
に金属膜８も除去される。これは、一般にリフトオフ法
と呼ばれるもので、特にＧａＡｓデバイスなどで多用さ
れる方法である。このようにしてＦＥＴが完成される
（図９(f) ）。
膜（例えばＴｉとＡｕの積層膜）を真空蒸着法など異方
性の膜堆積方法で全面に形成する（図９(e) ）。このと
き、レジストパターン５上にも当然金属膜８が付着する
が、有機溶剤などレジストパターン５を溶解する溶剤に
よってレジストパターン５を除去することにより、同時
に金属膜８も除去される。これは、一般にリフトオフ法
と呼ばれるもので、特にＧａＡｓデバイスなどで多用さ
れる方法である。このようにしてＦＥＴが完成される
（図９(f) ）。
【００１４】
【発明が解決しようとする課題】以上のように形成され
た２段リセス構造のＦＥＴは、１段リセス構造に比べ
て、ゲート電極７に近い下段リセスでのチャネル層２の
層厚が約０．１μｍと小さいために、ゲートラグ現象が
起こりにくく同時に寄生抵抗も小さなものとなる。さら
に、ゲート電極７から離れて上段リセスが形成されてい
るので１段リセス構造に近い、高いゲート耐圧が得ら
れ、高出力用として良好な特性をもつＦＥＴが実現され
る。
た２段リセス構造のＦＥＴは、１段リセス構造に比べ
て、ゲート電極７に近い下段リセスでのチャネル層２の
層厚が約０．１μｍと小さいために、ゲートラグ現象が
起こりにくく同時に寄生抵抗も小さなものとなる。さら
に、ゲート電極７から離れて上段リセスが形成されてい
るので１段リセス構造に近い、高いゲート耐圧が得ら
れ、高出力用として良好な特性をもつＦＥＴが実現され
る。
【００１５】しかしながら、上記製造方法では、エッチ
ング工程を３回行う必要があるため（図９(b) 〜(d)
）、製造工程が長くなり、また、一般にドライエッチ
ング工程（図９(c) ）は、高度な技術を要するため、リ
セス形状の再現性、制御性などに乏しいという問題があ
った。
ング工程を３回行う必要があるため（図９(b) 〜(d)
）、製造工程が長くなり、また、一般にドライエッチ
ング工程（図９(c) ）は、高度な技術を要するため、リ
セス形状の再現性、制御性などに乏しいという問題があ
った。
【００１６】このような問題を解決するためのＦＥＴ製
造方法として、特開昭64-7664 号公報において、イオン
注入によるダメージ層のエッチング速度増加現象を利用
したリセスゲート構造のＦＥＴ製造方法が提案されてい
る。
造方法として、特開昭64-7664 号公報において、イオン
注入によるダメージ層のエッチング速度増加現象を利用
したリセスゲート構造のＦＥＴ製造方法が提案されてい
る。
【００１７】図１０は、イオン注入によるダメージ層の
増速エッチング現象を利用したリセスゲート構造のＦＥ
Ｔ製造方法の一例を示した断面模式図である。
増速エッチング現象を利用したリセスゲート構造のＦＥ
Ｔ製造方法の一例を示した断面模式図である。
【００１８】このＦＥＴ製造方法は、図１０(a) に示す
ように、まず、半絶縁性ＧａＡｓ基板１の表面に、チャ
ネル領域となる導電性のＧａＡｓチャネル層２を、エピ
タキシャル成長法により形成し、ゲート電極７を形成し
たい部分に開口部を有するレジストパターン５を形成す
る。ここで用いるレジストパターン５は、図示したよう
な断面形状がオーバハング状となるものを使用するが、
これは以後の工程を行う上で便利だからである。このレ
ジストパターン５を形成する前に、チャネル層２上には
予めソース電極３及びドレイン電極４を写真製版などに
より形成しておく。一般にチャネル層２には、ｎ型のＧ
ａＡｓ層が用いられるが、このとき不純物として導入さ
れるのは通常Ｓｉである。チャネル層２での不純物濃度
は、１０17ｃｍ-3程度とするのが一般的である。なお、
以下の説明ではチャネル層２の厚さは０．４μｍ程度で
あるものとする。
ように、まず、半絶縁性ＧａＡｓ基板１の表面に、チャ
ネル領域となる導電性のＧａＡｓチャネル層２を、エピ
タキシャル成長法により形成し、ゲート電極７を形成し
たい部分に開口部を有するレジストパターン５を形成す
る。ここで用いるレジストパターン５は、図示したよう
な断面形状がオーバハング状となるものを使用するが、
これは以後の工程を行う上で便利だからである。このレ
ジストパターン５を形成する前に、チャネル層２上には
予めソース電極３及びドレイン電極４を写真製版などに
より形成しておく。一般にチャネル層２には、ｎ型のＧ
ａＡｓ層が用いられるが、このとき不純物として導入さ
れるのは通常Ｓｉである。チャネル層２での不純物濃度
は、１０17ｃｍ-3程度とするのが一般的である。なお、
以下の説明ではチャネル層２の厚さは０．４μｍ程度で
あるものとする。
【００１９】次に、図１０(b) に示すように、レジスト
パターン５をマスクとして、イオン注入９を行い、チャ
ネル層２表面近傍にダメージ層１０を形成する。レジス
トパターン５の開口部以外のチャネル層２領域において
は、イオンはレジストパターン５中で停止するため、Ｇ
ａＡｓチャネル層２表面には侵入しない。
パターン５をマスクとして、イオン注入９を行い、チャ
ネル層２表面近傍にダメージ層１０を形成する。レジス
トパターン５の開口部以外のチャネル層２領域において
は、イオンはレジストパターン５中で停止するため、Ｇ
ａＡｓチャネル層２表面には侵入しない。
【００２０】次に、例えば、アンモニアと過酸化水素水
の混合液を用いてＧａＡｓチャネル層２をエッチングす
ると、イオン注入９によりダメージを受けたダメージ層
１０は、他のチャネル層２部分に比べてエッチング速度
が速いため、リセス６の形状は最終的に図１０(c) に示
すような２段リセスの構造となる。
の混合液を用いてＧａＡｓチャネル層２をエッチングす
ると、イオン注入９によりダメージを受けたダメージ層
１０は、他のチャネル層２部分に比べてエッチング速度
が速いため、リセス６の形状は最終的に図１０(c) に示
すような２段リセスの構造となる。
【００２１】その後、通常の真空蒸着法によってゲート
金属を全面に蒸着し、その後リフトオフを行う蒸着，リ
フトオフ法によりゲート電極７を形成すると、図１０
(d) に示すＦＥＴが完成する。
金属を全面に蒸着し、その後リフトオフを行う蒸着，リ
フトオフ法によりゲート電極７を形成すると、図１０
(d) に示すＦＥＴが完成する。
【００２２】以上のプロセスによりＦＥＴを作製すれ
ば、１回のウエットエッチングによるリセス形成によっ
て、２段リセス構造を実現でき、図９で示したものより
工程が単純となる。また、詳細は説明しないが、従来の
２段リセス構造の製造方法は、レジスト形成工程が複数
回にわたるなど、通常の１段リセス構造の製造方法に比
べてかなり複雑であるのが、この方法によれば、１段リ
セス構造の製造方法にただ一つのイオン注入工程（図１
０(b) ）を追加するだけであり、しかもそのリセス形状
などの制御性も良好である。
ば、１回のウエットエッチングによるリセス形成によっ
て、２段リセス構造を実現でき、図９で示したものより
工程が単純となる。また、詳細は説明しないが、従来の
２段リセス構造の製造方法は、レジスト形成工程が複数
回にわたるなど、通常の１段リセス構造の製造方法に比
べてかなり複雑であるのが、この方法によれば、１段リ
セス構造の製造方法にただ一つのイオン注入工程（図１
０(b) ）を追加するだけであり、しかもそのリセス形状
などの制御性も良好である。
【００２３】しかしながら、上記製造方法では、チャネ
ル層２をウエットエッチングする際にエッチング速度の
速いダメージ層１０に対しても該ウエットエッチングを
同時に行うことによりリセス形状の制御性が乏しく下段
リセス形状がなだらかとなるため、さらなるゲート耐圧
の向上を図ることが困難であるという問題がある。
ル層２をウエットエッチングする際にエッチング速度の
速いダメージ層１０に対しても該ウエットエッチングを
同時に行うことによりリセス形状の制御性が乏しく下段
リセス形状がなだらかとなるため、さらなるゲート耐圧
の向上を図ることが困難であるという問題がある。
【００２４】一方、引用文献２（ＩＥＤＭ Technical
Digest ,pp.181-184,1995 ）には、高出力用ＧａＡｓＭ
ＥＳＦＥＴとして、ゲート電極がその下面の半導体層に
スパイク状に食い込んだ構造を有する、いわゆるスパイ
クゲート型ＦＥＴが提案されている。
Digest ,pp.181-184,1995 ）には、高出力用ＧａＡｓＭ
ＥＳＦＥＴとして、ゲート電極がその下面の半導体層に
スパイク状に食い込んだ構造を有する、いわゆるスパイ
クゲート型ＦＥＴが提案されている。
【００２５】図１１は、上記スパイクゲート型ＦＥＴを
示した断面模式図である。図において、１は半絶縁性Ｇ
ａＡｓ基板、２はチャネル層、３はソース電極、４はド
レイン電極、６はリセス、６ａはスパイク溝、７はゲー
ト電極、１３，および１５は絶縁性半導体層、１４はデ
ルタドープ層、４０はＳｉＯ2 膜である。
示した断面模式図である。図において、１は半絶縁性Ｇ
ａＡｓ基板、２はチャネル層、３はソース電極、４はド
レイン電極、６はリセス、６ａはスパイク溝、７はゲー
ト電極、１３，および１５は絶縁性半導体層、１４はデ
ルタドープ層、４０はＳｉＯ2 膜である。
【００２６】このＦＥＴは、ゲート電極７が不純物をド
ーピングしていない絶縁性の半導体層１５に接してい
る。また、チャネルは、高濃度の非常に厚みの小さいデ
ルタドープと呼ばれる層１４で形成されており、ゲート
電極７とは絶縁性の半導体層１５にて隔てられている。
このような構造をとることにより、トランジスタの電流
制御動作は、ゲート電極７とチャネル（デルタドープ層
１４）間の距離（ゲート長）が最も近い部分、すなわ
ち、ほぼスパイク状に半導体層１５内にゲート電極７が
突き出した部分だけで行われることになる。したがっ
て、このスパイクゲート型ＦＥＴは、非常に短いゲート
長を有するトランジスタを実現したことになる。また、
一般にゲート長を短くするとゲート抵抗が増大してＦＥ
Ｔの高周波特性を劣化させるが、上記ＦＥＴではゲート
電極７自体は、その断面積が従来構造のものと変わらな
いため、高周波特性を劣化させるゲート抵抗の増大とい
う問題も起こらない。
ーピングしていない絶縁性の半導体層１５に接してい
る。また、チャネルは、高濃度の非常に厚みの小さいデ
ルタドープと呼ばれる層１４で形成されており、ゲート
電極７とは絶縁性の半導体層１５にて隔てられている。
このような構造をとることにより、トランジスタの電流
制御動作は、ゲート電極７とチャネル（デルタドープ層
１４）間の距離（ゲート長）が最も近い部分、すなわ
ち、ほぼスパイク状に半導体層１５内にゲート電極７が
突き出した部分だけで行われることになる。したがっ
て、このスパイクゲート型ＦＥＴは、非常に短いゲート
長を有するトランジスタを実現したことになる。また、
一般にゲート長を短くするとゲート抵抗が増大してＦＥ
Ｔの高周波特性を劣化させるが、上記ＦＥＴではゲート
電極７自体は、その断面積が従来構造のものと変わらな
いため、高周波特性を劣化させるゲート抵抗の増大とい
う問題も起こらない。
【００２７】次に、引用文献２で述べられている上記Ｆ
ＥＴの製造方法を説明する。図１２は、上記ＦＥＴの製
造工程を示した断面模式図である。なお、図１２では、
図を簡略化するために、チャネル層２の詳細層構造は明
示していない。
ＥＴの製造方法を説明する。図１２は、上記ＦＥＴの製
造工程を示した断面模式図である。なお、図１２では、
図を簡略化するために、チャネル層２の詳細層構造は明
示していない。
【００２８】このＦＥＴの製造方法は、図１２(a) に示
すように、半絶縁性ＧａＡｓ基板１上にエピタキシャル
成長したチャネル層２上に、幅の細いレジストパターン
３０を形成する。レジストパターン３０の寸法は、約
０．１５μｍである。
すように、半絶縁性ＧａＡｓ基板１上にエピタキシャル
成長したチャネル層２上に、幅の細いレジストパターン
３０を形成する。レジストパターン３０の寸法は、約
０．１５μｍである。
【００２９】次に、図１２(b) に示すように、真空蒸着
法によってＳｉＯ2 膜４０を堆積する。そして、図１２
(c) に示すように、リフトオフ法によって細い開口部３
０ａを形成する。
法によってＳｉＯ2 膜４０を堆積する。そして、図１２
(c) に示すように、リフトオフ法によって細い開口部３
０ａを形成する。
【００３０】さらに、図１２(d) に示すように、通常の
写真製版とＳｉＯ2 膜４０のエッチング法によって、ソ
ース電極３，およびドレイン電極４を形成するための開
口部をＳｉＯ2 膜４に形成する。
写真製版とＳｉＯ2 膜４０のエッチング法によって、ソ
ース電極３，およびドレイン電極４を形成するための開
口部をＳｉＯ2 膜４に形成する。
【００３１】この後、図１２(e) に示すように、ソース
電極３，およびドレイン電極４を蒸着・リフトオフ法に
よって形成し、次いで、ゲート電極７を形成する部分を
開口したレジストパターン７０を形成した後、酒石酸と
過酸化水素水の混合液で薄くチャネル層２に溝２ａを形
成する。このときのレジストパターン７０の開口寸法
は、ゲート電極７の最大幅を規定するものである。
電極３，およびドレイン電極４を蒸着・リフトオフ法に
よって形成し、次いで、ゲート電極７を形成する部分を
開口したレジストパターン７０を形成した後、酒石酸と
過酸化水素水の混合液で薄くチャネル層２に溝２ａを形
成する。このときのレジストパターン７０の開口寸法
は、ゲート電極７の最大幅を規定するものである。
【００３２】次に、図１２(f) に示すように、例えば、
フッ酸水溶液でＳｉＯ2 膜４０を横方向にエッチングす
る。次に、図１２(g) に示すように、例えば、酒石酸と
過酸化水素水の混合液でチャネル層２をエッチングする
ことにより、スパイク溝６ａを有するリセス６が形成さ
れる。
フッ酸水溶液でＳｉＯ2 膜４０を横方向にエッチングす
る。次に、図１２(g) に示すように、例えば、酒石酸と
過酸化水素水の混合液でチャネル層２をエッチングする
ことにより、スパイク溝６ａを有するリセス６が形成さ
れる。
【００３３】その後、図１２(h) に示すように、真空蒸
着法によってゲート金属を全面に蒸着した後、リフトオ
フ法によってレジストパターン７０を除去すると、スパ
イクゲート型のＦＥＴが完成する（図１２(i) ）。
着法によってゲート金属を全面に蒸着した後、リフトオ
フ法によってレジストパターン７０を除去すると、スパ
イクゲート型のＦＥＴが完成する（図１２(i) ）。
【００３４】以上のように、上記製造方法では、スパイ
クゲート型ＦＥＴを実現するためには、レジストパター
ン３０，７０を形成する写真製版工程は２回、ＧａＡｓ
チャネル層２のエッチング工程も２回必要なほか、Ｓｉ
Ｏ2 膜４０の形成やそのエッチング等の工程も必要と
し、比較的複雑なものであるという問題がある。
クゲート型ＦＥＴを実現するためには、レジストパター
ン３０，７０を形成する写真製版工程は２回、ＧａＡｓ
チャネル層２のエッチング工程も２回必要なほか、Ｓｉ
Ｏ2 膜４０の形成やそのエッチング等の工程も必要と
し、比較的複雑なものであるという問題がある。
【００３５】また、図１２(f) に示したＳｉＯ2 膜４０
の横方向のエッチング（サイドエッチング）は、寸法制
御性を高めることは一般的に容易ではないため、リセス
６の形状の制御性等にも乏しいという問題がある。
の横方向のエッチング（サイドエッチング）は、寸法制
御性を高めることは一般的に容易ではないため、リセス
６の形状の制御性等にも乏しいという問題がある。
【００３６】また、上記の方法では、スパイク溝３０ａ
は、ゲート電極７の中央部に自動的に形成されるので、
特性向上のためにこれをソース電極３側，あるいはドレ
イン電極４側にオフセットさせることができず、そのた
め、ソース寄生抵抗やゲート容量などの設計の自由度を
図ることが困難であるという問題がある。
は、ゲート電極７の中央部に自動的に形成されるので、
特性向上のためにこれをソース電極３側，あるいはドレ
イン電極４側にオフセットさせることができず、そのた
め、ソース寄生抵抗やゲート容量などの設計の自由度を
図ることが困難であるという問題がある。
【００３７】本発明は、上記のような問題点に鑑みてな
されたものであり、ソース寄生抵抗やゲート容量などの
設計の自由度を図り得るＦＥＴを提供し、また、従来よ
り簡単かつ短い工程で寸法精度等のよいリセス型ＦＥＴ
を得るためのＦＥＴの製造方法を提供するものである。
されたものであり、ソース寄生抵抗やゲート容量などの
設計の自由度を図り得るＦＥＴを提供し、また、従来よ
り簡単かつ短い工程で寸法精度等のよいリセス型ＦＥＴ
を得るためのＦＥＴの製造方法を提供するものである。
【００３８】
【課題を解決するための手段】本発明による電界効果型
トランジスタは、半絶縁性基板上に形成された導電性を
有する半導体層と、上記半導体層上に形成されたソース
電極およびドレイン電極と、上記半導体層においてソー
ス電極とドレイン電極間に形成されたリセスと、上記リ
セス内に形成されたゲート電極と、上記ゲート電極が形
成された半導体層に、上記ソース電極側またはドレイン
電極側にオフセットして形成されたスパイク溝とを有し
てなることを特徴とするものである。
トランジスタは、半絶縁性基板上に形成された導電性を
有する半導体層と、上記半導体層上に形成されたソース
電極およびドレイン電極と、上記半導体層においてソー
ス電極とドレイン電極間に形成されたリセスと、上記リ
セス内に形成されたゲート電極と、上記ゲート電極が形
成された半導体層に、上記ソース電極側またはドレイン
電極側にオフセットして形成されたスパイク溝とを有し
てなることを特徴とするものである。
【００３９】本発明による電界効果型トランジスタの製
造方法は、半絶縁性基板上の半導体層に形成したリセス
に、ゲート電極の一部が半導体層にスパイク状に食い込
んだスパイク溝を有するスパイクゲート型の電界効果型
トランジスタを製造する方法において、上記半導体層に
ＦＩＢまたはイオン注入により幅の細いダメージ層を形
成する工程と、上記ダメージ層を形成した後に、上記半
導体層をウエットエッチングして該ダメージ層の増速エ
ッチングを利用したスパイク溝を有するリセスを形成す
る工程とを有することを特徴とするものである。
造方法は、半絶縁性基板上の半導体層に形成したリセス
に、ゲート電極の一部が半導体層にスパイク状に食い込
んだスパイク溝を有するスパイクゲート型の電界効果型
トランジスタを製造する方法において、上記半導体層に
ＦＩＢまたはイオン注入により幅の細いダメージ層を形
成する工程と、上記ダメージ層を形成した後に、上記半
導体層をウエットエッチングして該ダメージ層の増速エ
ッチングを利用したスパイク溝を有するリセスを形成す
る工程とを有することを特徴とするものである。
【００４０】本発明による電界効果型トランジスタの製
造方法は、半絶縁性基板上の半導体層にリセスを形成
し、該リセス内にゲート電極を形成するリセスゲート型
の電界効果型トランジスタを製造する方法において、半
絶縁性基板上に形成した半導体層に、ＦＩＢまたはイオ
ン注入によりダメージ層を形成する工程と、上記ダメー
ジ層のみを選択的にエッチングを行って除去してエッチ
ング溝を形成する工程と、上記エッチング溝を形成した
後に、上記半導体層をウエットエッチングして多段リセ
スを形成する工程とを有することを特徴とするものであ
る。
造方法は、半絶縁性基板上の半導体層にリセスを形成
し、該リセス内にゲート電極を形成するリセスゲート型
の電界効果型トランジスタを製造する方法において、半
絶縁性基板上に形成した半導体層に、ＦＩＢまたはイオ
ン注入によりダメージ層を形成する工程と、上記ダメー
ジ層のみを選択的にエッチングを行って除去してエッチ
ング溝を形成する工程と、上記エッチング溝を形成した
後に、上記半導体層をウエットエッチングして多段リセ
スを形成する工程とを有することを特徴とするものであ
る。
【００４１】本発明による電界効果型トランジスタの製
造方法は、半絶縁性基板上の半導体層にリセスを形成
し、該リセス内にゲート電極を形成するリセスゲート型
の電界効果型トランジスタを製造する方法において、予
めソース電極およびドレイン電極を形成した上記半導体
層上に、断面形状がオーバハング形状のレジストパター
ンを形成する工程と、上記レジストパターンを形成した
後に、斜めからイオン注入を行って幅の広いダメージ層
を形成する工程と、上記ダメージ層を形成した後に、上
記半導体層をウエットエッチングして該ダメージ層の増
速エッチングを利用し、上記レジストパターンの開口部
寸法より幅の広い下段リセスを有するリセスを形成する
工程とを有することを特徴とするものである。
造方法は、半絶縁性基板上の半導体層にリセスを形成
し、該リセス内にゲート電極を形成するリセスゲート型
の電界効果型トランジスタを製造する方法において、予
めソース電極およびドレイン電極を形成した上記半導体
層上に、断面形状がオーバハング形状のレジストパター
ンを形成する工程と、上記レジストパターンを形成した
後に、斜めからイオン注入を行って幅の広いダメージ層
を形成する工程と、上記ダメージ層を形成した後に、上
記半導体層をウエットエッチングして該ダメージ層の増
速エッチングを利用し、上記レジストパターンの開口部
寸法より幅の広い下段リセスを有するリセスを形成する
工程とを有することを特徴とするものである。
【００４２】本発明による電界効果型トランジスタの製
造方法は、半絶縁性基板上の半導体層にリセスを形成
し、該リセス内にゲート電極を形成するリセスゲート型
の電界効果型トランジスタを製造する方法において、上
記ソース電極および上記ドレイン電極を形成した半導体
層上に、ゲート電極形成用のレジストパターンを形成
し、該半導体層をウエットエッチングする工程と、上記
ウエットエッチングの際に、底の浅いリセスを形成した
時点で該エッチングを中止し、該リセスにＦＩＢまたは
イオン注入を行ってダメージ層を形成する工程と、上記
ダメージ層を形成した後に、再び上記半導体層のウエッ
トエッチングを開始して多段リセスを形成する工程とを
有することを特徴とするものである。
造方法は、半絶縁性基板上の半導体層にリセスを形成
し、該リセス内にゲート電極を形成するリセスゲート型
の電界効果型トランジスタを製造する方法において、上
記ソース電極および上記ドレイン電極を形成した半導体
層上に、ゲート電極形成用のレジストパターンを形成
し、該半導体層をウエットエッチングする工程と、上記
ウエットエッチングの際に、底の浅いリセスを形成した
時点で該エッチングを中止し、該リセスにＦＩＢまたは
イオン注入を行ってダメージ層を形成する工程と、上記
ダメージ層を形成した後に、再び上記半導体層のウエッ
トエッチングを開始して多段リセスを形成する工程とを
有することを特徴とするものである。
【００４３】本発明による電界効果型トランジスタの製
造方法は、上記の製造方法において、上記半導体層上に
ゲート電極の幅を規定するレジストパターンを形成する
前に、該半導体層にイオン注入を行って上段リセスを形
成するためのダメージ層を予め形成する工程を有するこ
とを特徴とするものである。
造方法は、上記の製造方法において、上記半導体層上に
ゲート電極の幅を規定するレジストパターンを形成する
前に、該半導体層にイオン注入を行って上段リセスを形
成するためのダメージ層を予め形成する工程を有するこ
とを特徴とするものである。
【００４４】本発明による電界効果型トランジスタの製
造方法は、上記の製造方法において、上記ダメージ層を
形成する際に、ソース電極側またはドレイン電極側にオ
フセットして該ダメージ層を形成するようにしてなるこ
とを特徴とするものである。
造方法は、上記の製造方法において、上記ダメージ層を
形成する際に、ソース電極側またはドレイン電極側にオ
フセットして該ダメージ層を形成するようにしてなるこ
とを特徴とするものである。
【００４５】
実施の形態１．本発明による実施の形態１は、図１１に
示したスパイクゲート構造を有する電界効果型トランジ
スタ（以下、「ＦＥＴ」という。）の製造方法に関する
ものである。
示したスパイクゲート構造を有する電界効果型トランジ
スタ（以下、「ＦＥＴ」という。）の製造方法に関する
ものである。
【００４６】以下に、この実施の形態１のＦＥＴ製造方
法を説明する。図１は、実施の形態１のＦＥＴ製造工程
を示した断面模式図である。
法を説明する。図１は、実施の形態１のＦＥＴ製造工程
を示した断面模式図である。
【００４７】実施の形態１のＦＥＴ製造方法は、図１
(a) に示すように、まず、半絶縁性ＧａＡｓ基板１の表
面に、エピタキシャル成長法、あるいはイオン注入法に
より−導電性のＧａＡｓチャネル層２を形成する。この
チャネル層２は、約０．４μｍの厚みを有し、その不純
物濃度は、約１０17ｃｍ-3程度である。一般に、チャネ
ル層２は、ｎ型のＧａＡｓ層が用いられるが、このとき
不純物としては通常Ｓｉが導入される。そして、チャネ
ル層２上には、写真製版工程により、所定位置にソース
電極３，およびドレイン電極４を形成する。この後、ゲ
ート電極７を形成したい部分に開口部を設けたレジスト
パターン５を形成する。ここで用いるレジストパターン
５は、図示するように断面形状がオーバハング状になる
ものを使用し、例えば、イメージリバーサルレジストと
呼ばれるものが用いられる。
(a) に示すように、まず、半絶縁性ＧａＡｓ基板１の表
面に、エピタキシャル成長法、あるいはイオン注入法に
より−導電性のＧａＡｓチャネル層２を形成する。この
チャネル層２は、約０．４μｍの厚みを有し、その不純
物濃度は、約１０17ｃｍ-3程度である。一般に、チャネ
ル層２は、ｎ型のＧａＡｓ層が用いられるが、このとき
不純物としては通常Ｓｉが導入される。そして、チャネ
ル層２上には、写真製版工程により、所定位置にソース
電極３，およびドレイン電極４を形成する。この後、ゲ
ート電極７を形成したい部分に開口部を設けたレジスト
パターン５を形成する。ここで用いるレジストパターン
５は、図示するように断面形状がオーバハング状になる
ものを使用し、例えば、イメージリバーサルレジストと
呼ばれるものが用いられる。
【００４８】次に、図１(b) に示すように、ＦＩＢ（Fo
cused Ion Beam）９の直接描画技術を利用してレジスト
パターン５の開口部に、例えば０．１μｍ程度の幅の細
いダメージ層１２を形成する。ＦＩＢは、所望の領域に
細く絞ったビーム状にイオンを注入する技術であり、レ
ジストパターンを利用しないでイオン注入する領域を形
成することができ、この点で通常のイオン注入とは異な
るものである。このことからも分かるように、上記ＦＩ
Ｂ９によるダメージ層１２の形成は、レジストパターン
５を形成する前に行っても良い。
cused Ion Beam）９の直接描画技術を利用してレジスト
パターン５の開口部に、例えば０．１μｍ程度の幅の細
いダメージ層１２を形成する。ＦＩＢは、所望の領域に
細く絞ったビーム状にイオンを注入する技術であり、レ
ジストパターンを利用しないでイオン注入する領域を形
成することができ、この点で通常のイオン注入とは異な
るものである。このことからも分かるように、上記ＦＩ
Ｂ９によるダメージ層１２の形成は、レジストパターン
５を形成する前に行っても良い。
【００４９】次に、図１(c) に示すように、アンモニア
と過酸化水素水の混合液を用いてチャネル層２をウエッ
トエッチングする。そうすると、ＦＩＢ９によるダメー
ジ層１２が他のチャネル層２部分に比べてエッチング速
度が速いため、チャネル層２には、この細いダメージ層
１２に応じた幅の細いスパイク溝６ａを有するリセス６
が形成される。
と過酸化水素水の混合液を用いてチャネル層２をウエッ
トエッチングする。そうすると、ＦＩＢ９によるダメー
ジ層１２が他のチャネル層２部分に比べてエッチング速
度が速いため、チャネル層２には、この細いダメージ層
１２に応じた幅の細いスパイク溝６ａを有するリセス６
が形成される。
【００５０】次に、図１(d) に示すように、通常の真空
蒸着法などによってゲート金属を全面に蒸着し、次い
で、レジストパターン５を除去することにより、蒸着・
リフトオフ法によってリセス６内にゲート電極７を形成
する。そうすると、ゲート電極７の一部がスパイク溝６
ａに埋め込まれた構造のＦＥＴが完成する。なお、通常
は、この後、絶縁膜を表面に堆積してＦＥＴを保護する
工程などが引き続き行われるが、本発明の特徴とは関係
ないので、その詳細はここでは省略する。
蒸着法などによってゲート金属を全面に蒸着し、次い
で、レジストパターン５を除去することにより、蒸着・
リフトオフ法によってリセス６内にゲート電極７を形成
する。そうすると、ゲート電極７の一部がスパイク溝６
ａに埋め込まれた構造のＦＥＴが完成する。なお、通常
は、この後、絶縁膜を表面に堆積してＦＥＴを保護する
工程などが引き続き行われるが、本発明の特徴とは関係
ないので、その詳細はここでは省略する。
【００５１】ところで、一般に結晶材料はダメージを受
けることによって諸特性が変化するが、ウエットエッチ
ング液によりエッチングされる速度が大きくなる場合が
ある。ここではその特性を利用してスパイクゲート構造
を実現している。ダメージ層１２の形成にＦＩＢを用い
るのは、ＦＩＢ技術が、既に高精度な不純物の導入技術
として広く実用化されており、ダメージ層１２の深さを
精度良く制御することができるからである。ＦＩＢにお
いてダメージ層１２の深さは、ＦＩＢに与えるエネルギ
ー（加速電圧）、注入イオンの数（ドーズ量）、イオン
の種類によって調整することができる。
けることによって諸特性が変化するが、ウエットエッチ
ング液によりエッチングされる速度が大きくなる場合が
ある。ここではその特性を利用してスパイクゲート構造
を実現している。ダメージ層１２の形成にＦＩＢを用い
るのは、ＦＩＢ技術が、既に高精度な不純物の導入技術
として広く実用化されており、ダメージ層１２の深さを
精度良く制御することができるからである。ＦＩＢにお
いてダメージ層１２の深さは、ＦＩＢに与えるエネルギ
ー（加速電圧）、注入イオンの数（ドーズ量）、イオン
の種類によって調整することができる。
【００５２】しかしながら、ＦＩＢによるダメージ層１
２における結晶構造の回復には、通常８００℃程度の高
温処理が必要であるが、本実施の形態１の工程フローか
ら分かるように、レジストパターン５、ソース電極３、
ドレイン電極４、あるいはゲート電極７などの非耐熱性
の材料が付着した状態では、そのような高温処理は実施
できない。
２における結晶構造の回復には、通常８００℃程度の高
温処理が必要であるが、本実施の形態１の工程フローか
ら分かるように、レジストパターン５、ソース電極３、
ドレイン電極４、あるいはゲート電極７などの非耐熱性
の材料が付着した状態では、そのような高温処理は実施
できない。
【００５３】そこで、ダメージ層１２の深さは、最終的
にウエットエッチングにて除去される深さ以内に留めて
おく必要がある。それは、ダメージ層１２や、ＦＩＢに
よる不純物がゲート電極７下のチャネル層２に残った場
合、ＦＥＴの性能を悪化させる可能性があるからであ
る。
にウエットエッチングにて除去される深さ以内に留めて
おく必要がある。それは、ダメージ層１２や、ＦＩＢに
よる不純物がゲート電極７下のチャネル層２に残った場
合、ＦＥＴの性能を悪化させる可能性があるからであ
る。
【００５４】そのため、ＦＩＢの条件は注意深く決定さ
れねばならないが、ここでは高出力ＦＥＴ用の典型的な
チャネル層厚を例に説明する。低抵抗ＧａＡｓチャネル
層２の厚みは、０．４μｍで、最終的にゲート電極７下
に残すべきチャネル層２の厚さを０．１μｍとすると、
ＦＩＢによる不純物及びダメージ領域は、表面から最大
０．３μｍの深さまでに止めなければならない。不純物
濃度分布とダメージ層１２の強度分布は厳密には一致し
ないが、ここでは説明の簡略化のため同一であるとす
る。ＦＩＢによる不純物濃度の深さ方向の分布は通常ガ
ウス分布で近似され、ある深さで最大濃度となってその
深さから離れるに従って指数関数的に濃度は低下する。
不純物濃度で言えば１０15ｃｍ-3程度以下になれば通常
はデバイスの性能に大きな影響はないと考えられるの
で、例えば余裕を見て０．２μｍまでにダメージ層１２
を形成する場合、Ｓｉをイオン種とするときは８０ｋｅ
Ｖ、Ａｓをイオン種とするときは２００ｋｅＶ程度で、
そのドーズ量は３×１０13cm-2程度が適当な条件であ
る。ここで、ＦＩＢのイオン種にＳｉとＡｓを示した
が、それは、これらＳｉやＡｓがチャネル層２に予めド
ーピングされている元素、すなわち、ｎ型ＧａＡｓ層の
構成元素であるため、仮に微量が残留してもトランジス
タ性能に影響しにくいと考えられるためである。しかし
ながら、このことは先にも述べた理由によって現実的に
は問題とはならないので、元素の種類を限定するもので
はない。尚、通常は原子量の大きいイオン種の方が結晶
に与えるダメージが大きいため、ＦＩＢ装置の加速能力
が許す範囲で重元素を使用した方が注入量を少なくで
き、その結果、注入処理に要する時間を短縮してＦＥＴ
製造の生産性面をより向上することが可能となる。
れねばならないが、ここでは高出力ＦＥＴ用の典型的な
チャネル層厚を例に説明する。低抵抗ＧａＡｓチャネル
層２の厚みは、０．４μｍで、最終的にゲート電極７下
に残すべきチャネル層２の厚さを０．１μｍとすると、
ＦＩＢによる不純物及びダメージ領域は、表面から最大
０．３μｍの深さまでに止めなければならない。不純物
濃度分布とダメージ層１２の強度分布は厳密には一致し
ないが、ここでは説明の簡略化のため同一であるとす
る。ＦＩＢによる不純物濃度の深さ方向の分布は通常ガ
ウス分布で近似され、ある深さで最大濃度となってその
深さから離れるに従って指数関数的に濃度は低下する。
不純物濃度で言えば１０15ｃｍ-3程度以下になれば通常
はデバイスの性能に大きな影響はないと考えられるの
で、例えば余裕を見て０．２μｍまでにダメージ層１２
を形成する場合、Ｓｉをイオン種とするときは８０ｋｅ
Ｖ、Ａｓをイオン種とするときは２００ｋｅＶ程度で、
そのドーズ量は３×１０13cm-2程度が適当な条件であ
る。ここで、ＦＩＢのイオン種にＳｉとＡｓを示した
が、それは、これらＳｉやＡｓがチャネル層２に予めド
ーピングされている元素、すなわち、ｎ型ＧａＡｓ層の
構成元素であるため、仮に微量が残留してもトランジス
タ性能に影響しにくいと考えられるためである。しかし
ながら、このことは先にも述べた理由によって現実的に
は問題とはならないので、元素の種類を限定するもので
はない。尚、通常は原子量の大きいイオン種の方が結晶
に与えるダメージが大きいため、ＦＩＢ装置の加速能力
が許す範囲で重元素を使用した方が注入量を少なくで
き、その結果、注入処理に要する時間を短縮してＦＥＴ
製造の生産性面をより向上することが可能となる。
【００５５】なお、上述の点は、ＦＩＢについて述べた
が、通常のイオン注入による場合でも同様のことが言え
る。
が、通常のイオン注入による場合でも同様のことが言え
る。
【００５６】このように、実施の形態１によるＦＥＴの
製造方法によれば、図１２に示した従来の製造方法のよ
うな複雑な工程を踏まずに、ただ１回のＦＩＢ工程（図
１(b) ）を実行することで、スパイクゲート構造を有す
るＦＥＴを、簡単かつ短い工程で製造することができる
という効果がある。
製造方法によれば、図１２に示した従来の製造方法のよ
うな複雑な工程を踏まずに、ただ１回のＦＩＢ工程（図
１(b) ）を実行することで、スパイクゲート構造を有す
るＦＥＴを、簡単かつ短い工程で製造することができる
という効果がある。
【００５７】なお、上記実施の形態１によるＦＥＴの製
造方法では、図１において便宜的にチャネル層２は、均
一にドーピングしてあるような印象を与えるものになっ
ているが、例えば、図１１に示したＦＥＴのチャネル層
２のようなデルタドープの如く不純物をドーピングした
ものでも良い。
造方法では、図１において便宜的にチャネル層２は、均
一にドーピングしてあるような印象を与えるものになっ
ているが、例えば、図１１に示したＦＥＴのチャネル層
２のようなデルタドープの如く不純物をドーピングした
ものでも良い。
【００５８】また、スパイクの部分に相当するスパイク
溝６ａの幅を大きくしても良い場合、あるいは電子ビー
ム直接描画技術などにより微細な開口部を有するレジス
トパターン５を形成する場合には、ＦＩＢの代わりにレ
ジストプロセスを利用したイオン注入によっても同様の
構造を実現することができる。
溝６ａの幅を大きくしても良い場合、あるいは電子ビー
ム直接描画技術などにより微細な開口部を有するレジス
トパターン５を形成する場合には、ＦＩＢの代わりにレ
ジストプロセスを利用したイオン注入によっても同様の
構造を実現することができる。
【００５９】実施の形態２．本発明による実施の形態２
は、スパイクゲート構造を有するＦＥＴに関するもので
ある。図２(b) は、実施の形態２のＦＥＴを示した断面
模式図である。
は、スパイクゲート構造を有するＦＥＴに関するもので
ある。図２(b) は、実施の形態２のＦＥＴを示した断面
模式図である。
【００６０】この実施の形態２のＦＥＴは、図２(b) に
示すように、半絶縁性基板１上に導電性のチャネル層２
を有し、このチャネル層２の所定位置にはソース電極
３，およびドレイン電極３が形成されている。チャネル
層２における、ソース電極３とドレイン電極４の間に
は、ゲート電極７を形成したリセス６が形成されてい
る。このリセス６の底部には、上記ゲート電極７の一部
がチャネル層２に食い込んだスパイク溝６ａが形成され
ている。このスパイク溝６ａは、図１(d) や図１１に示
したものとは異なり、オフセットに形成されている。す
なわち、このスパイク溝６ａは、ソース電極３とドレイ
ン電極４との中心に対してソース電極３側寄りに形成さ
れている。
示すように、半絶縁性基板１上に導電性のチャネル層２
を有し、このチャネル層２の所定位置にはソース電極
３，およびドレイン電極３が形成されている。チャネル
層２における、ソース電極３とドレイン電極４の間に
は、ゲート電極７を形成したリセス６が形成されてい
る。このリセス６の底部には、上記ゲート電極７の一部
がチャネル層２に食い込んだスパイク溝６ａが形成され
ている。このスパイク溝６ａは、図１(d) や図１１に示
したものとは異なり、オフセットに形成されている。す
なわち、このスパイク溝６ａは、ソース電極３とドレイ
ン電極４との中心に対してソース電極３側寄りに形成さ
れている。
【００６１】このように、上記実施の形態２のＦＥＴに
よれば、ソース電極３側よりにオフセットしてスパイク
溝６ａを形成する構造を有するので、ＦＥＴの例えば相
互コンダクタンスを制限するソース抵抗の低減と、ソー
ス電極３，ゲート電極７間の寄生容量の低減とを図るこ
とができるものが得られるという効果がある。また、上
記ＦＥＴは、ゲートラグ現象の原因となるゲート電極７
近傍のチャネル層２表面がゲート電極７で覆われている
ために、ゲートラグ現象も発生しにくいという効果もあ
る。
よれば、ソース電極３側よりにオフセットしてスパイク
溝６ａを形成する構造を有するので、ＦＥＴの例えば相
互コンダクタンスを制限するソース抵抗の低減と、ソー
ス電極３，ゲート電極７間の寄生容量の低減とを図るこ
とができるものが得られるという効果がある。また、上
記ＦＥＴは、ゲートラグ現象の原因となるゲート電極７
近傍のチャネル層２表面がゲート電極７で覆われている
ために、ゲートラグ現象も発生しにくいという効果もあ
る。
【００６２】なお、上記実施の形態２のＦＥＴは、スパ
イク溝６ａをソース電極３側にオフセットさせたもので
あるが、これは、ドレイン電極４側にオフセットさせる
ものでもよい。このように、スパイク溝６ａをドレイン
電極４側にオフセットさせることによって、ドレイン電
極４，ゲート電極７間の容量を低減することができ、こ
れによって利得の向上を図ることができるものが得られ
る。
イク溝６ａをソース電極３側にオフセットさせたもので
あるが、これは、ドレイン電極４側にオフセットさせる
ものでもよい。このように、スパイク溝６ａをドレイン
電極４側にオフセットさせることによって、ドレイン電
極４，ゲート電極７間の容量を低減することができ、こ
れによって利得の向上を図ることができるものが得られ
る。
【００６３】また、上記スパイク溝６ａをソース電極３
側，あるいはドレイン電極４側のどちら側にどれだけの
寸法オフセットさせるかは、使用用途や周波数、該オフ
セット量以外の寸法等によって最適に決定することが必
要であるが、オフセット構造の実現が可能になること
で、ソース寄生抵抗やゲート容量などの設計の自由度を
増し、より高性能な素子の実現を図ることができる。
側，あるいはドレイン電極４側のどちら側にどれだけの
寸法オフセットさせるかは、使用用途や周波数、該オフ
セット量以外の寸法等によって最適に決定することが必
要であるが、オフセット構造の実現が可能になること
で、ソース寄生抵抗やゲート容量などの設計の自由度を
増し、より高性能な素子の実現を図ることができる。
【００６４】実施の形態３．本発明による実施の形態３
は、上記実施の形態２のＦＥＴを製造する方法に関する
ものである。以下に、この実施の形態３のＦＥＴ製造方
法を説明する。図２は、実施の形態３のＦＥＴ製造工程
を示した断面模式図である。
は、上記実施の形態２のＦＥＴを製造する方法に関する
ものである。以下に、この実施の形態３のＦＥＴ製造方
法を説明する。図２は、実施の形態３のＦＥＴ製造工程
を示した断面模式図である。
【００６５】実施の形態３によるＦＥＴの製造方法は、
まず、上記実施の形態１の場合と同様にして、チャネル
層２上にソース電極３，およびドレイン電極４、ゲート
電極７の形成部分に開口部を有するレジストパターン５
を形成する（図１(a) 参照）。
まず、上記実施の形態１の場合と同様にして、チャネル
層２上にソース電極３，およびドレイン電極４、ゲート
電極７の形成部分に開口部を有するレジストパターン５
を形成する（図１(a) 参照）。
【００６６】次に、ＦＩＢ（Focused Ion Beam）９の直
接描画技術を利用してレジストパターン５の開口部に、
例えば０．１μｍ程度の幅の細いダメージ層１２を形成
するが、図２(a) に示すように、上記実施の形態１の場
合と異なり、ソース電極３側寄りにＦＩＢ９を行う。こ
れにより、幅の細いダメージ層１２は、ソース電極３側
寄りにオフセットして形成されることとなる。
接描画技術を利用してレジストパターン５の開口部に、
例えば０．１μｍ程度の幅の細いダメージ層１２を形成
するが、図２(a) に示すように、上記実施の形態１の場
合と異なり、ソース電極３側寄りにＦＩＢ９を行う。こ
れにより、幅の細いダメージ層１２は、ソース電極３側
寄りにオフセットして形成されることとなる。
【００６７】その後は、上記実施の形態１の場合と同様
にアンモニアと過酸化水素水の混合液などを用いてチャ
ネル層２をウエットエッチングし、次いで、蒸着・リフ
トオフ法によりゲート電極７を形成すると、図２(b) に
示したような、スパイク溝６ａがソース電極３側にオフ
セットしたスパイクゲート構造を有するＦＥＴが完成す
る。
にアンモニアと過酸化水素水の混合液などを用いてチャ
ネル層２をウエットエッチングし、次いで、蒸着・リフ
トオフ法によりゲート電極７を形成すると、図２(b) に
示したような、スパイク溝６ａがソース電極３側にオフ
セットしたスパイクゲート構造を有するＦＥＴが完成す
る。
【００６８】このように、実施の形態３によるＦＥＴに
よれば、ただ１回のＦＩＢ工程を実行することにより、
スパイク溝６ａがソース電極３側寄りにオフセットして
形成されたスパイクゲート構造のＦＥＴを、簡単かつ短
い工程で製造することができるという効果がある。
よれば、ただ１回のＦＩＢ工程を実行することにより、
スパイク溝６ａがソース電極３側寄りにオフセットして
形成されたスパイクゲート構造のＦＥＴを、簡単かつ短
い工程で製造することができるという効果がある。
【００６９】なお、本実施の形態３のＦＥＴの製造方法
において、上記実施の形態１と同様に、ＦＩＢによるダ
メージ層１２の形成は、レジストパターン５を形成する
前に行っても良い。また、チャネル層２は、図１１に示
したＦＥＴのチャネル層２のようなデルタドープの如く
不純物をドーピングしたものでもよく、さらにはスパイ
ク溝６ａがドレイン電極４側に片寄った構造に形成して
もよい。
において、上記実施の形態１と同様に、ＦＩＢによるダ
メージ層１２の形成は、レジストパターン５を形成する
前に行っても良い。また、チャネル層２は、図１１に示
したＦＥＴのチャネル層２のようなデルタドープの如く
不純物をドーピングしたものでもよく、さらにはスパイ
ク溝６ａがドレイン電極４側に片寄った構造に形成して
もよい。
【００７０】実施の形態４．本発明による実施の形態４
は、スパイクゲートを有する２段リセス型のＦＥＴの製
造方法に関するものである。以下に、この実施の形態４
のＦＥＴ製造方法を説明する。図３は、実施の形態４の
ＦＥＴ製造工程を示した断面模式図である。
は、スパイクゲートを有する２段リセス型のＦＥＴの製
造方法に関するものである。以下に、この実施の形態４
のＦＥＴ製造方法を説明する。図３は、実施の形態４の
ＦＥＴ製造工程を示した断面模式図である。
【００７１】実施の形態４によるＦＥＴの製造方法は、
まず、上記実施の形態１の場合と同様にして、チャネル
層２上にソース電極３，およびドレイン電極４、ゲート
電極７の形成部分に開口部を有するレジストパターン５
を形成する（図１(a) 参照）。
まず、上記実施の形態１の場合と同様にして、チャネル
層２上にソース電極３，およびドレイン電極４、ゲート
電極７の形成部分に開口部を有するレジストパターン５
を形成する（図１(a) 参照）。
【００７２】次に、図３(a) に示すように、全面にイオ
ン注入９を行い、イオン注入によるレジストパターン５
の開口部にて規定されるダメージ層１０を形成する。
ン注入９を行い、イオン注入によるレジストパターン５
の開口部にて規定されるダメージ層１０を形成する。
【００７３】そして、図３(b) に示すように、ＦＩＢ１
６によりレジストパターン５の開口部に幅の細いダメー
ジ層１２を形成する。
６によりレジストパターン５の開口部に幅の細いダメー
ジ層１２を形成する。
【００７４】その後は、上記実施の形態１の場合と同様
にアンモニアと過酸化水素水の混合液などを用いてチャ
ネル層２をウエットエッチングする。そうすると、図３
(c)に示したように、ダメージ層１０，１２のエッチン
グ速度がチャネル層２の他の部分より速いため、ダメー
ジ層１０に応じた下段リセスと、ダメージ層１２に応じ
たスパイク溝６ａとを有する２段リセス６が形成され
る。次いで、ゲート金属の蒸着・リフトオフ法により、
２段リセス６内にゲート電極７を形成すると、スパイク
ゲートと２段リセス構造を合わせ持つＦＥＴが完成す
る。
にアンモニアと過酸化水素水の混合液などを用いてチャ
ネル層２をウエットエッチングする。そうすると、図３
(c)に示したように、ダメージ層１０，１２のエッチン
グ速度がチャネル層２の他の部分より速いため、ダメー
ジ層１０に応じた下段リセスと、ダメージ層１２に応じ
たスパイク溝６ａとを有する２段リセス６が形成され
る。次いで、ゲート金属の蒸着・リフトオフ法により、
２段リセス６内にゲート電極７を形成すると、スパイク
ゲートと２段リセス構造を合わせ持つＦＥＴが完成す
る。
【００７５】このように、実施の形態４によるＦＥＴの
製造方法によれば、スパイクゲートと２段リセス構造を
合わせ持ち、高性能が期待されるＦＥＴを、簡単かつ短
い工程で製造することができるという効果がある。
製造方法によれば、スパイクゲートと２段リセス構造を
合わせ持ち、高性能が期待されるＦＥＴを、簡単かつ短
い工程で製造することができるという効果がある。
【００７６】なお、本実施の形態４により製造したＦＥ
Ｔにおいて、上記実施の形態３に示したオフセット構造
とも容易に組合せることができ、これにより、ソース寄
生抵抗の低減をも図れるものが得られる。
Ｔにおいて、上記実施の形態３に示したオフセット構造
とも容易に組合せることができ、これにより、ソース寄
生抵抗の低減をも図れるものが得られる。
【００７７】実施の形態５．本発明による実施の形態５
は、上段リセスのリセス幅の広い２段リセス型ＦＥＴの
製造方法に関するものである。以下に、この実施の形態
５のＦＥＴ製造方法を説明する。図４は、実施の形態５
のＦＥＴ製造工程を示した断面模式図である。
は、上段リセスのリセス幅の広い２段リセス型ＦＥＴの
製造方法に関するものである。以下に、この実施の形態
５のＦＥＴ製造方法を説明する。図４は、実施の形態５
のＦＥＴ製造工程を示した断面模式図である。
【００７８】実施の形態５によるＦＥＴの製造方法は、
まず、上記実施の形態１の場合と同様にして、半絶縁性
ＧａＡｓ基板１の表面に、導電性のＧａＡｓチャネル層
２を、エピタキシャル成長法、あるいはイオン注入法に
より形成する。そして、チャネル層２上には、写真製版
工程により、所定位置にソース電極３，およびドレイン
電極４を形成する。次いで、ゲート電極７の幅を規定す
るレジストパターン５を形成する前に、ゲート用のレジ
ストパターンよりも広い領域にダメージ層１１をイオン
注入により形成しておく。その際、通常の写真製版技術
が使用されるが、同図(a) はその際に使用したレジスト
パターンを除去した後のものを示している。
まず、上記実施の形態１の場合と同様にして、半絶縁性
ＧａＡｓ基板１の表面に、導電性のＧａＡｓチャネル層
２を、エピタキシャル成長法、あるいはイオン注入法に
より形成する。そして、チャネル層２上には、写真製版
工程により、所定位置にソース電極３，およびドレイン
電極４を形成する。次いで、ゲート電極７の幅を規定す
るレジストパターン５を形成する前に、ゲート用のレジ
ストパターンよりも広い領域にダメージ層１１をイオン
注入により形成しておく。その際、通常の写真製版技術
が使用されるが、同図(a) はその際に使用したレジスト
パターンを除去した後のものを示している。
【００７９】その後、図４(b) に示すように、ゲート電
極７の幅を規定するレジストパターン５を形成する。こ
のレジストパターン５も断面形状がオーバハング状のも
のである。
極７の幅を規定するレジストパターン５を形成する。こ
のレジストパターン５も断面形状がオーバハング状のも
のである。
【００８０】次に、図４(c) に示すように、全面にイオ
ン注入９を行い、リセス形成部の中央にダメージ層１１
を形成する。
ン注入９を行い、リセス形成部の中央にダメージ層１１
を形成する。
【００８１】そして、アンモニアと過酸化水素水の混合
液などを用いてウエットエッチングを行うと、図４(d)
に示すように、図９の従来例で示したものよりも上段リ
セスの幅が大きな２段リセス６が形成される。
液などを用いてウエットエッチングを行うと、図４(d)
に示すように、図９の従来例で示したものよりも上段リ
セスの幅が大きな２段リセス６が形成される。
【００８２】最後に、ゲート金属の蒸着・リフトオフ法
を行ってゲート電極７を形成すると、図４(e) に示すよ
うに、２段リセス構造を有するＦＥＴが完成する。
を行ってゲート電極７を形成すると、図４(e) に示すよ
うに、２段リセス構造を有するＦＥＴが完成する。
【００８３】このように、実施の形態５によるＦＥＴの
製造方法によれば、ゲート電極７用のレジストパターン
５を形成する前に、イオン注入を行ってダメージ層１０
を形成し、その後、ウエットエッチングを行うことによ
り、上段リセスの幅が大きなリセス６が形成され、これ
により、ゲート耐圧を大きくし、かつ、ゲート浮遊容量
を低減させるＦＥＴを、簡単かつ短い工程で製造するこ
とができるという効果がある。また、ダメージ層１０，
およびダメージ層１１を形成するイオン注入の条件によ
って、形成される２段リセス６の大きさや形状などを容
易に制御することができるという効果もある。
製造方法によれば、ゲート電極７用のレジストパターン
５を形成する前に、イオン注入を行ってダメージ層１０
を形成し、その後、ウエットエッチングを行うことによ
り、上段リセスの幅が大きなリセス６が形成され、これ
により、ゲート耐圧を大きくし、かつ、ゲート浮遊容量
を低減させるＦＥＴを、簡単かつ短い工程で製造するこ
とができるという効果がある。また、ダメージ層１０，
およびダメージ層１１を形成するイオン注入の条件によ
って、形成される２段リセス６の大きさや形状などを容
易に制御することができるという効果もある。
【００８４】実施の形態６．本発明による実施の形態６
は、上記実施の形態５により製造したＦＥＴのオフセッ
ト構造を実現するためのＦＥＴ製造方法に関するもので
ある。以下に、この実施の形態６のＦＥＴ製造方法を説
明する。図５は、実施の形態６のＦＥＴ製造工程を示し
た断面模式図である。
は、上記実施の形態５により製造したＦＥＴのオフセッ
ト構造を実現するためのＦＥＴ製造方法に関するもので
ある。以下に、この実施の形態６のＦＥＴ製造方法を説
明する。図５は、実施の形態６のＦＥＴ製造工程を示し
た断面模式図である。
【００８５】この実施の形態６によるＦＥＴの製造方法
は、まず、上記実施の形態１の場合と同様にして、半絶
縁性ＧａＡｓ基板１の表面に、導電性のＧａＡｓチャネ
ル層２を、エピタキシャル成長法、あるいはイオン注入
法により形成する。そして、チャネル層２上には、写真
製版工程により、所定位置にソース電極３，およびドレ
イン電極４を形成する。次いで、ゲート電極７の幅を規
定するレジストパターン５を形成する前に、ゲート用の
レジストパターンよりも広い領域にダメージ層１１をイ
オン注入により形成しておく。その際、通常の写真製版
技術が使用されるが、同図(a) はその際に使用したレジ
ストパターンを除去した後のものを示している。
は、まず、上記実施の形態１の場合と同様にして、半絶
縁性ＧａＡｓ基板１の表面に、導電性のＧａＡｓチャネ
ル層２を、エピタキシャル成長法、あるいはイオン注入
法により形成する。そして、チャネル層２上には、写真
製版工程により、所定位置にソース電極３，およびドレ
イン電極４を形成する。次いで、ゲート電極７の幅を規
定するレジストパターン５を形成する前に、ゲート用の
レジストパターンよりも広い領域にダメージ層１１をイ
オン注入により形成しておく。その際、通常の写真製版
技術が使用されるが、同図(a) はその際に使用したレジ
ストパターンを除去した後のものを示している。
【００８６】その後、図５(b) に示すように、ゲート電
極７の幅を規定するレジストパターン５を形成する。こ
のレジストパターン５も断面形状がオーバハング状のも
のである。このレジストパターン５は、上記実施の形態
５で示した場合とは異なって、レジストパターン５をソ
ース電極３側に寄せて形成する。
極７の幅を規定するレジストパターン５を形成する。こ
のレジストパターン５も断面形状がオーバハング状のも
のである。このレジストパターン５は、上記実施の形態
５で示した場合とは異なって、レジストパターン５をソ
ース電極３側に寄せて形成する。
【００８７】次に、図５(c) に示すように、全面にイオ
ン注入９を行ってレジストパターン５の開口部に規定さ
れる大きさのダメージ層１０を形成する。このとき、イ
オン注入によって形成されるダメージ層１０は、ソース
電極３側に片寄ったものとなる。
ン注入９を行ってレジストパターン５の開口部に規定さ
れる大きさのダメージ層１０を形成する。このとき、イ
オン注入によって形成されるダメージ層１０は、ソース
電極３側に片寄ったものとなる。
【００８８】そして、アンモニアと過酸化水素水の混合
液などを用いてウエットエッチングを行うと、ダメージ
層１０，１１の領域は、速くエッチングされるため、図
５(d) に示すように、下段リセスはリセス内においてソ
ース側に片寄ったものになる。
液などを用いてウエットエッチングを行うと、ダメージ
層１０，１１の領域は、速くエッチングされるため、図
５(d) に示すように、下段リセスはリセス内においてソ
ース側に片寄ったものになる。
【００８９】最後に、ゲート金属の蒸着・リフトオフ法
を行ってゲート電極７を形成すると、図５(e) に示すよ
うに、ゲート電極７がソース電極３側にオフセットして
形成された２段リセス構造のＦＥＴが完成する。
を行ってゲート電極７を形成すると、図５(e) に示すよ
うに、ゲート電極７がソース電極３側にオフセットして
形成された２段リセス構造のＦＥＴが完成する。
【００９０】このように、実施の形態６によるＦＥＴの
製造方法によれば、ゲート電極７および下段リセスをリ
セス６内でソース電極３側にオフセットさせることによ
って、ＦＥＴ性能に大きく影響するソース寄生抵抗を小
さくし、かつ、ドレイン電極４側のリセス端からゲート
電極７までの距離は長くなるため、ゲート耐圧をも向上
することができるＦＥＴを、簡単かつ短い工程で製造す
ることができるという効果がある。
製造方法によれば、ゲート電極７および下段リセスをリ
セス６内でソース電極３側にオフセットさせることによ
って、ＦＥＴ性能に大きく影響するソース寄生抵抗を小
さくし、かつ、ドレイン電極４側のリセス端からゲート
電極７までの距離は長くなるため、ゲート耐圧をも向上
することができるＦＥＴを、簡単かつ短い工程で製造す
ることができるという効果がある。
【００９１】実施の形態７．本発明による実施の形態７
は、下段リセスの幅とゲート電極との間隔を狭めた構造
の２段リセス型ＦＥＴの製造方法に関するものである。
以下に、この実施の形態７によるＦＥＴの製造方法を説
明する。図６は、実施の形態７のＦＥＴ製造工程を示し
た断面模式図である。
は、下段リセスの幅とゲート電極との間隔を狭めた構造
の２段リセス型ＦＥＴの製造方法に関するものである。
以下に、この実施の形態７によるＦＥＴの製造方法を説
明する。図６は、実施の形態７のＦＥＴ製造工程を示し
た断面模式図である。
【００９２】実施の形態７によるＦＥＴの製造方法は、
まず、上記実施の形態１の場合と同様にして、半絶縁性
ＧａＡｓ基板１の表面に、導電性のＧａＡｓチャネル層
２を、エピタキシャル成長法、あるいはイオン注入法に
より形成する。そして、チャネル層２上には、写真製版
工程により、所定位置にソース電極３，およびドレイン
電極４を形成する。次いで、ゲート電極７の幅を規定す
るレジストパターン５を形成する。
まず、上記実施の形態１の場合と同様にして、半絶縁性
ＧａＡｓ基板１の表面に、導電性のＧａＡｓチャネル層
２を、エピタキシャル成長法、あるいはイオン注入法に
より形成する。そして、チャネル層２上には、写真製版
工程により、所定位置にソース電極３，およびドレイン
電極４を形成する。次いで、ゲート電極７の幅を規定す
るレジストパターン５を形成する。
【００９３】その後、アンモニアと過酸化水素水の混合
液などによりウエットエッチングを行うが、図６(a) に
示すように、途中でこのエッチングを中止して、底の浅
いリセス６ｂを形成する。
液などによりウエットエッチングを行うが、図６(a) に
示すように、途中でこのエッチングを中止して、底の浅
いリセス６ｂを形成する。
【００９４】次に、図６(b) に示すように、全面にイオ
ン注入９を行い、レジストパターン５の開口部に規定さ
れる寸法のダメージ層１０を形成する。
ン注入９を行い、レジストパターン５の開口部に規定さ
れる寸法のダメージ層１０を形成する。
【００９５】その後、再びリセスエッチングを再開する
と、上記ダメージ層１０のエッチング速度がチャネル層
２の他の部分より速いので、ダメージ層１０に応じた下
段リセスを有する２段リセスが形成される。
と、上記ダメージ層１０のエッチング速度がチャネル層
２の他の部分より速いので、ダメージ層１０に応じた下
段リセスを有する２段リセスが形成される。
【００９６】最後に、ゲート金属の蒸着・リフトオフ法
を行ってゲート電極７を形成すると、図５(c) に示すよ
うに、２段リセス構造を有するＦＥＴが完成する。
を行ってゲート電極７を形成すると、図５(c) に示すよ
うに、２段リセス構造を有するＦＥＴが完成する。
【００９７】このように、実施の形態７によるＦＥＴの
製造方法によれば、イオン注入によるダメージ層１０の
形成工程をリセスエッチングの前ではなく、リセスエッ
チングの途中に挿入することで、ダメージ層１０がエッ
チングによって広がる寸法（特に横方向。）を小さくす
ることができるため、ゲート電極７と下段リセスのリセ
ス端との間隔を狭めることができ、その結果、ソース抵
抗が低減され、かつゲートラグ現象も抑制されるＦＥＴ
を、簡単かつ短い工程で製造することができるという効
果がある。
製造方法によれば、イオン注入によるダメージ層１０の
形成工程をリセスエッチングの前ではなく、リセスエッ
チングの途中に挿入することで、ダメージ層１０がエッ
チングによって広がる寸法（特に横方向。）を小さくす
ることができるため、ゲート電極７と下段リセスのリセ
ス端との間隔を狭めることができ、その結果、ソース抵
抗が低減され、かつゲートラグ現象も抑制されるＦＥＴ
を、簡単かつ短い工程で製造することができるという効
果がある。
【００９８】なお、この実施の形態７において、ゲート
電極７と下段リセスのリセス端との間隔は、最初のリセ
スエッチング深さを調整することによって変えることが
できる。ただし、ダメージ層１０の深さの上限は、リセ
スエッチング前に形成する場合と比べて小さくなること
に注意する必要がある。
電極７と下段リセスのリセス端との間隔は、最初のリセ
スエッチング深さを調整することによって変えることが
できる。ただし、ダメージ層１０の深さの上限は、リセ
スエッチング前に形成する場合と比べて小さくなること
に注意する必要がある。
【００９９】また、リセスエッチング途中のイオン注入
工程は、１回に限定されるものではなく、数回に分けて
行っても良い。
工程は、１回に限定されるものではなく、数回に分けて
行っても良い。
【０１００】実施の形態８．本発明による実施の形態８
は、下段リセスの幅の広い２段リセス構造のＦＥＴ製造
方法に関するものである。以下に、この実施の形態８の
ＦＥＴ製造方法を説明する。図７は、実施の形態８のＦ
ＥＴ製造工程を示した断面模式図である。
は、下段リセスの幅の広い２段リセス構造のＦＥＴ製造
方法に関するものである。以下に、この実施の形態８の
ＦＥＴ製造方法を説明する。図７は、実施の形態８のＦ
ＥＴ製造工程を示した断面模式図である。
【０１０１】実施の形態８によるＦＥＴの製造方法は、
まず、上記実施の形態１の場合と同様にして、半絶縁性
ＧａＡｓ基板１の表面に、導電性のＧａＡｓチャネル層
２を、エピタキシャル成長法、あるいはイオン注入法に
より形成する。そして、チャネル層２上には、写真製版
工程により、所定位置にソース電極３，およびドレイン
電極４を形成する。次いで、ゲート電極７の幅を規定す
るレジストパターン５を形成する。
まず、上記実施の形態１の場合と同様にして、半絶縁性
ＧａＡｓ基板１の表面に、導電性のＧａＡｓチャネル層
２を、エピタキシャル成長法、あるいはイオン注入法に
より形成する。そして、チャネル層２上には、写真製版
工程により、所定位置にソース電極３，およびドレイン
電極４を形成する。次いで、ゲート電極７の幅を規定す
るレジストパターン５を形成する。
【０１０２】この後、イオン注入によるレジストパター
ン５の開口部にて規定されるダメージ層１０を形成する
が、このとき、図７(a) に示すように、イオン注入９を
基板１に対して斜めに照射する点が本実施の形態の特徴
である。引き続いて、今度は、基板１を１８０度回転さ
せるなどして、図７(b) に示すように、先程とは逆側か
らイオン注入を斜めに行う。なお、ここでは、リセス６
を対称構造とするために左右に傾けたイオン注入を２回
に分けて行うようにしているが、片側だけにイオン注入
を行ってもオフセット構造を実現できることは容易に想
像される。
ン５の開口部にて規定されるダメージ層１０を形成する
が、このとき、図７(a) に示すように、イオン注入９を
基板１に対して斜めに照射する点が本実施の形態の特徴
である。引き続いて、今度は、基板１を１８０度回転さ
せるなどして、図７(b) に示すように、先程とは逆側か
らイオン注入を斜めに行う。なお、ここでは、リセス６
を対称構造とするために左右に傾けたイオン注入を２回
に分けて行うようにしているが、片側だけにイオン注入
を行ってもオフセット構造を実現できることは容易に想
像される。
【０１０３】次に、アンモニアと過酸化水素水の混合液
などによりウエットエッチングを行うと、幅の広い下段
リセスを有する２段リセス６が形成される。
などによりウエットエッチングを行うと、幅の広い下段
リセスを有する２段リセス６が形成される。
【０１０４】最後に、ゲート金属の蒸着・リフトオフ法
によってゲート電極８を形成すると、図７(c) に示すよ
うに、２段リセス構造を有するＦＥＴが完成する。
によってゲート電極８を形成すると、図７(c) に示すよ
うに、２段リセス構造を有するＦＥＴが完成する。
【０１０５】このように、実施の形態８によるＦＥＴの
製造方法によれば、断面形状がオーバハング形状のレジ
ストパターンを形成し、斜めからイオン注入を行って幅
の広いダメージ層１０を形成した後に、ウエットエッチ
ングを行うことにより、幅の広い下段リセスを有する２
段リセスを形成することができ、その結果、よりゲート
耐圧の高い特性を有するＦＥＴを、簡単かつ短い工程で
製造することができるという効果がある。
製造方法によれば、断面形状がオーバハング形状のレジ
ストパターンを形成し、斜めからイオン注入を行って幅
の広いダメージ層１０を形成した後に、ウエットエッチ
ングを行うことにより、幅の広い下段リセスを有する２
段リセスを形成することができ、その結果、よりゲート
耐圧の高い特性を有するＦＥＴを、簡単かつ短い工程で
製造することができるという効果がある。
【０１０６】実施の形態９．本発明による実施の形態９
は、下段リセスの形状が鋭利な形状の２段リセス構造を
有するＦＥＴ製造方法に関するものである。以下に、こ
の実施の形態９のＦＥＴの製造方法を説明する。図８
は、実施の形態９のＦＥＴ製造工程を示した断面模式図
である。
は、下段リセスの形状が鋭利な形状の２段リセス構造を
有するＦＥＴ製造方法に関するものである。以下に、こ
の実施の形態９のＦＥＴの製造方法を説明する。図８
は、実施の形態９のＦＥＴ製造工程を示した断面模式図
である。
【０１０７】実施の形態９によるＦＥＴの製造方法は、
図８(a) に示すように、まず、半絶縁性ＧａＡｓ基板１
の表面に、導電性のＧａＡｓチャネル層２を、エピタキ
シャル成長法、あるいはイオン注入法により形成する。
このチャネル層２は、約０．４μｍの厚みを有し、その
不純物濃度は、約１０17ｃｍ-3程度である。一般に、チ
ャネル層２は、ｎ型のＧａＡｓ層が用いられるが、この
とき不純物としては通常Ｓｉが導入される。そして、チ
ャネル層２上には、写真製版工程により、所定位置にソ
ース電極３，およびドレイン電極４を形成する。この
後、ゲート電極７を形成したい部分に開口部を設けたレ
ジストパターン５を形成する。ここで用いるレジストパ
ターン５は、図示するように断面形状がオーバハング状
になるものを使用し、例えば、イメージリバーサルレジ
ストと呼ばれるものが用いられる。
図８(a) に示すように、まず、半絶縁性ＧａＡｓ基板１
の表面に、導電性のＧａＡｓチャネル層２を、エピタキ
シャル成長法、あるいはイオン注入法により形成する。
このチャネル層２は、約０．４μｍの厚みを有し、その
不純物濃度は、約１０17ｃｍ-3程度である。一般に、チ
ャネル層２は、ｎ型のＧａＡｓ層が用いられるが、この
とき不純物としては通常Ｓｉが導入される。そして、チ
ャネル層２上には、写真製版工程により、所定位置にソ
ース電極３，およびドレイン電極４を形成する。この
後、ゲート電極７を形成したい部分に開口部を設けたレ
ジストパターン５を形成する。ここで用いるレジストパ
ターン５は、図示するように断面形状がオーバハング状
になるものを使用し、例えば、イメージリバーサルレジ
ストと呼ばれるものが用いられる。
【０１０８】次に、図８(b) に示すように、全面にイオ
ン注入９を行って、レジストパターン５の開口部の寸法
に規定されるダメージ層１０を形成する。
ン注入９を行って、レジストパターン５の開口部の寸法
に規定されるダメージ層１０を形成する。
【０１０９】そして、図８(c) に示すように、通常はＧ
ａＡｓ結晶をエッチングしない薬液、例えば、塩酸水溶
液やフッ酸水溶液等に浸漬することにより、実質的にダ
メージ層１０のみがエッチングされた溝６ｂが形成され
る。この溝６ｂは、イオン注入９によりダメージを受け
た領域の形状、すなわち、ダメージ層１０の形状を反映
し、その壁面はほぼ垂直形状となる。
ａＡｓ結晶をエッチングしない薬液、例えば、塩酸水溶
液やフッ酸水溶液等に浸漬することにより、実質的にダ
メージ層１０のみがエッチングされた溝６ｂが形成され
る。この溝６ｂは、イオン注入９によりダメージを受け
た領域の形状、すなわち、ダメージ層１０の形状を反映
し、その壁面はほぼ垂直形状となる。
【０１１０】引き続き、ＧａＡｓ結晶をエッチングする
薬液、例えば、アンモニアと過酸化水素水の混合液など
によってウエットエッチングを実施すると、図８(d) に
示すように、２段リセス６が形成される。
薬液、例えば、アンモニアと過酸化水素水の混合液など
によってウエットエッチングを実施すると、図８(d) に
示すように、２段リセス６が形成される。
【０１１１】その後、通常の真空蒸着法などによってゲ
ート金属を全面に蒸着し、次いで、レジストパターン５
を除去するとリフトオフ法によって２段リセス６内ゲー
ト電極７を形成する。そうすると、図８(e) に示すよう
に、ゲート電極７が２段リセス６の下段リセス上に形成
された構造のＦＥＴが完成する。
ート金属を全面に蒸着し、次いで、レジストパターン５
を除去するとリフトオフ法によって２段リセス６内ゲー
ト電極７を形成する。そうすると、図８(e) に示すよう
に、ゲート電極７が２段リセス６の下段リセス上に形成
された構造のＦＥＴが完成する。
【０１１２】このように、実施の形態９によるＦＥＴの
製造方法によれば、レジストパターン５の開口部の寸法
に規定されるダメージ層１０をイオン注入によって形成
した後、このダメージ層１０のみを選択的にエッチング
して除去し、次いで、ウエットエッチングを行って２段
リセスを形成することにより、下段リセスの形状が鋭利
なものを形成することができ、その結果、一般に、ゲー
ト耐圧の向上に有利である鋭利なリセス形状を有するＦ
ＥＴを、簡単かつ短い工程により製造することができる
という効果がある。
製造方法によれば、レジストパターン５の開口部の寸法
に規定されるダメージ層１０をイオン注入によって形成
した後、このダメージ層１０のみを選択的にエッチング
して除去し、次いで、ウエットエッチングを行って２段
リセスを形成することにより、下段リセスの形状が鋭利
なものを形成することができ、その結果、一般に、ゲー
ト耐圧の向上に有利である鋭利なリセス形状を有するＦ
ＥＴを、簡単かつ短い工程により製造することができる
という効果がある。
【０１１３】なお、本発明のＦＥＴ製造方法は、上記実
施の形態に限定されるものではない。例えば、上記実施
の形態では、リセス断面形状は、一般に逆メサと呼ばれ
る形状のものを示しているが、ゲート電極を形成する方
向を基板面上にて直角方向に変更することによっていわ
ゆる順メサ形状に変更することが可能であり、本発明は
そのような場合にも同様に適用できるものである。
施の形態に限定されるものではない。例えば、上記実施
の形態では、リセス断面形状は、一般に逆メサと呼ばれ
る形状のものを示しているが、ゲート電極を形成する方
向を基板面上にて直角方向に変更することによっていわ
ゆる順メサ形状に変更することが可能であり、本発明は
そのような場合にも同様に適用できるものである。
【０１１４】また、上記実施の形態では、基板１やチャ
ネル層２としてＧａＡｓを示したが、ＩｎＰ等他の材料
のものにおいても、イオン注入やＦＩＢによるダメージ
層の増速エッチング現象が得られるものであれば、これ
らの材料のものも適用することができる。
ネル層２としてＧａＡｓを示したが、ＩｎＰ等他の材料
のものにおいても、イオン注入やＦＩＢによるダメージ
層の増速エッチング現象が得られるものであれば、これ
らの材料のものも適用することができる。
【０１１５】
【発明の効果】本発明による電界効果型トランジスタに
よれば、半絶縁性基板上に形成された導電性を有する半
導体層と、上記半導体層上に形成されたソース電極およ
びドレイン電極と、上記半導体層においてソース電極と
ドレイン電極間に形成されたリセスと、上記リセス内に
形成されたゲート電極と、上記ゲート電極が形成された
半導体層に、上記ソース電極側またはドレイン電極側に
オフセットして形成されたスパイク溝とを有してなるこ
とを特徴とするものであり、このように、スパイク溝を
ソース電極側，あるいはドレイン電極側のいずれかの側
にオフセットさせることにより、ソース寄生抵抗やゲー
ト容量などの設計の自由度を増し、より高性能なＦＥＴ
を得ることができるという効果がある。すなわち、ソー
ス電極側にオフセットしてスパイク溝を形成する場合
は、ＦＥＴの例えば相互コンダクタンスを制限するソー
ス抵抗の低減と、ソース電極，ゲート電極間の寄生容量
の低減とを図ることができ、一方、スパイク溝をドレイ
ン電極側にオフセットさせることによって、ドレイン電
極，ゲート電極間の容量を低減することができ、これに
よって利得の向上を図ることができるものが得られる。
また、このＦＥＴでは、ゲートラグ現象の原因となるゲ
ート電極近傍のチャネル層表面がゲート電極で覆われて
いるために、ゲートラグ現象も発生しにくいという効果
もある。
よれば、半絶縁性基板上に形成された導電性を有する半
導体層と、上記半導体層上に形成されたソース電極およ
びドレイン電極と、上記半導体層においてソース電極と
ドレイン電極間に形成されたリセスと、上記リセス内に
形成されたゲート電極と、上記ゲート電極が形成された
半導体層に、上記ソース電極側またはドレイン電極側に
オフセットして形成されたスパイク溝とを有してなるこ
とを特徴とするものであり、このように、スパイク溝を
ソース電極側，あるいはドレイン電極側のいずれかの側
にオフセットさせることにより、ソース寄生抵抗やゲー
ト容量などの設計の自由度を増し、より高性能なＦＥＴ
を得ることができるという効果がある。すなわち、ソー
ス電極側にオフセットしてスパイク溝を形成する場合
は、ＦＥＴの例えば相互コンダクタンスを制限するソー
ス抵抗の低減と、ソース電極，ゲート電極間の寄生容量
の低減とを図ることができ、一方、スパイク溝をドレイ
ン電極側にオフセットさせることによって、ドレイン電
極，ゲート電極間の容量を低減することができ、これに
よって利得の向上を図ることができるものが得られる。
また、このＦＥＴでは、ゲートラグ現象の原因となるゲ
ート電極近傍のチャネル層表面がゲート電極で覆われて
いるために、ゲートラグ現象も発生しにくいという効果
もある。
【０１１６】また、本発明による電界効果型トランジス
タの製造方法によれば、半絶縁性基板上の半導体層に形
成したリセスに、ゲート電極の一部が半導体層にスパイ
ク状に食い込んだスパイク溝を有するスパイクゲート型
の電界効果型トランジスタを製造する方法において、上
記半導体層にＦＩＢまたはイオン注入により幅の細いダ
メージ層を形成する工程と、上記ダメージ層を形成した
後に、上記半導体層をウエットエッチングして該ダメー
ジ層の増速エッチングを利用したスパイク溝を有するリ
セスを形成する工程とを有することを特徴とするもので
あり、これにより、図１２に示した従来の製造方法のよ
うな複雑な工程を踏まずに、ただ１回のＦＩＢ工程を実
行することで、スパイクゲート構造を有するＦＥＴを、
簡単かつ短い工程で製造することができるという効果が
ある。
タの製造方法によれば、半絶縁性基板上の半導体層に形
成したリセスに、ゲート電極の一部が半導体層にスパイ
ク状に食い込んだスパイク溝を有するスパイクゲート型
の電界効果型トランジスタを製造する方法において、上
記半導体層にＦＩＢまたはイオン注入により幅の細いダ
メージ層を形成する工程と、上記ダメージ層を形成した
後に、上記半導体層をウエットエッチングして該ダメー
ジ層の増速エッチングを利用したスパイク溝を有するリ
セスを形成する工程とを有することを特徴とするもので
あり、これにより、図１２に示した従来の製造方法のよ
うな複雑な工程を踏まずに、ただ１回のＦＩＢ工程を実
行することで、スパイクゲート構造を有するＦＥＴを、
簡単かつ短い工程で製造することができるという効果が
ある。
【０１１７】また、本発明による電界効果型トランジス
タの製造方法によれば、半絶縁性基板上の半導体層にリ
セスを形成し、該リセス内にゲート電極を形成するリセ
スゲート型の電界効果型トランジスタを製造する方法に
おいて、半絶縁性基板上に形成した半導体層に、ＦＩＢ
またはイオン注入によりダメージ層を形成する工程と、
上記ダメージ層のみを選択的にエッチングを行って除去
してエッチング溝を形成する工程と、上記エッチング溝
を形成した後に、上記半導体層をウエットエッチングし
て多段リセスを形成する工程とを有することを特徴とす
るものであり、これにより、下段リセスの形状が鋭利な
ものを形成することができ、その結果、一般に、ゲート
耐圧の向上に有利である鋭利なリセス形状を有するＦＥ
Ｔを、簡単かつ短い工程により製造することができると
いう効果がある。
タの製造方法によれば、半絶縁性基板上の半導体層にリ
セスを形成し、該リセス内にゲート電極を形成するリセ
スゲート型の電界効果型トランジスタを製造する方法に
おいて、半絶縁性基板上に形成した半導体層に、ＦＩＢ
またはイオン注入によりダメージ層を形成する工程と、
上記ダメージ層のみを選択的にエッチングを行って除去
してエッチング溝を形成する工程と、上記エッチング溝
を形成した後に、上記半導体層をウエットエッチングし
て多段リセスを形成する工程とを有することを特徴とす
るものであり、これにより、下段リセスの形状が鋭利な
ものを形成することができ、その結果、一般に、ゲート
耐圧の向上に有利である鋭利なリセス形状を有するＦＥ
Ｔを、簡単かつ短い工程により製造することができると
いう効果がある。
【０１１８】また、本発明による電界効果型トランジス
タの製造方法によれば、半絶縁性基板上の半導体層にリ
セスを形成し、該リセス内にゲート電極を形成するリセ
スゲート型の電界効果型トランジスタを製造する方法に
おいて、予めソース電極およびドレイン電極を形成した
上記半導体層上に、断面形状がオーバハング形状のレジ
ストパターンを形成する工程と、上記レジストパターン
を形成した後に、斜めからイオン注入を行って幅の広い
ダメージ層を形成する工程と、上記ダメージ層を形成し
た後に、上記半導体層をウエットエッチングして該ダメ
ージ層の増速エッチングを利用し、上記レジストパター
ンの開口部寸法より幅の広い下段リセスを有するリセス
を形成する工程とを有することを特徴とするものであ
り、これにより、幅の広い下段リセスを有する２段リセ
スを形成することができ、その結果、よりゲート耐圧の
高い特性を有するＦＥＴを、簡単かつ短い工程で製造す
ることができるという効果がある。
タの製造方法によれば、半絶縁性基板上の半導体層にリ
セスを形成し、該リセス内にゲート電極を形成するリセ
スゲート型の電界効果型トランジスタを製造する方法に
おいて、予めソース電極およびドレイン電極を形成した
上記半導体層上に、断面形状がオーバハング形状のレジ
ストパターンを形成する工程と、上記レジストパターン
を形成した後に、斜めからイオン注入を行って幅の広い
ダメージ層を形成する工程と、上記ダメージ層を形成し
た後に、上記半導体層をウエットエッチングして該ダメ
ージ層の増速エッチングを利用し、上記レジストパター
ンの開口部寸法より幅の広い下段リセスを有するリセス
を形成する工程とを有することを特徴とするものであ
り、これにより、幅の広い下段リセスを有する２段リセ
スを形成することができ、その結果、よりゲート耐圧の
高い特性を有するＦＥＴを、簡単かつ短い工程で製造す
ることができるという効果がある。
【０１１９】また、本発明による電界効果型トランジス
タの製造方法によれば、半絶縁性基板上の半導体層にリ
セスを形成し、該リセス内にゲート電極を形成するリセ
スゲート型の電界効果型トランジスタを製造する方法に
おいて、上記ソース電極および上記ドレイン電極を形成
した半導体層上に、ゲート電極形成用のレジストパター
ンを形成し、該半導体層をウエットエッチングする工程
と、上記ウエットエッチングの際に、底の浅いリセスを
形成した時点で該エッチングを中止し、該リセスにＦＩ
Ｂまたはイオン注入を行ってダメージ層を形成する工程
と、上記ダメージ層を形成した後に、再び上記半導体層
のウエットエッチングを開始して多段リセスを形成する
工程とを有することを特徴とするものであり、これによ
り、ダメージ層がエッチングによって広がる寸法を小さ
くすることができるため、ゲート電極と下段リセスのリ
セス端との間隔を狭めることができ、その結果、ソース
抵抗が低減され、かつゲートラグ現象も抑制されるＦＥ
Ｔを、簡単かつ短い工程で製造することができるという
効果がある。
タの製造方法によれば、半絶縁性基板上の半導体層にリ
セスを形成し、該リセス内にゲート電極を形成するリセ
スゲート型の電界効果型トランジスタを製造する方法に
おいて、上記ソース電極および上記ドレイン電極を形成
した半導体層上に、ゲート電極形成用のレジストパター
ンを形成し、該半導体層をウエットエッチングする工程
と、上記ウエットエッチングの際に、底の浅いリセスを
形成した時点で該エッチングを中止し、該リセスにＦＩ
Ｂまたはイオン注入を行ってダメージ層を形成する工程
と、上記ダメージ層を形成した後に、再び上記半導体層
のウエットエッチングを開始して多段リセスを形成する
工程とを有することを特徴とするものであり、これによ
り、ダメージ層がエッチングによって広がる寸法を小さ
くすることができるため、ゲート電極と下段リセスのリ
セス端との間隔を狭めることができ、その結果、ソース
抵抗が低減され、かつゲートラグ現象も抑制されるＦＥ
Ｔを、簡単かつ短い工程で製造することができるという
効果がある。
【０１２０】また、本発明による電界効果型トランジス
タの製造方法によれば、上記の製造方法において、上記
半導体層上にゲート電極の幅を規定するレジストパター
ンを形成する前に、該半導体層にイオン注入を行って上
段リセスを形成するためのダメージ層を予め形成する工
程を有することを特徴とするものであり、これにより、
上段リセスの幅が大きなリセスが形成されるため、ゲー
ト耐圧を大きくし、かつ、ゲート浮遊容量を低減させ得
るＦＥＴを、簡単かつ短い工程で製造することができる
という効果がある。
タの製造方法によれば、上記の製造方法において、上記
半導体層上にゲート電極の幅を規定するレジストパター
ンを形成する前に、該半導体層にイオン注入を行って上
段リセスを形成するためのダメージ層を予め形成する工
程を有することを特徴とするものであり、これにより、
上段リセスの幅が大きなリセスが形成されるため、ゲー
ト耐圧を大きくし、かつ、ゲート浮遊容量を低減させ得
るＦＥＴを、簡単かつ短い工程で製造することができる
という効果がある。
【０１２１】また、本発明による電界効果型トランジス
タの製造方法によれば、上記の製造方法において、上記
ダメージ層を形成する際に、ソース電極側またはドレイ
ン電極側にオフセットして該ダメージ層を形成するよう
にしてなることを特徴とするものであり、これにより、
スパイク溝をソース電極側，あるいはドレイン電極側の
いずれかの側にオフセットさせることにより、ソース寄
生抵抗やゲート容量などの設計の自由度を増し、より高
性能なＦＥＴを、簡単かつ短い工程で製造することがで
きるという効果がある。
タの製造方法によれば、上記の製造方法において、上記
ダメージ層を形成する際に、ソース電極側またはドレイ
ン電極側にオフセットして該ダメージ層を形成するよう
にしてなることを特徴とするものであり、これにより、
スパイク溝をソース電極側，あるいはドレイン電極側の
いずれかの側にオフセットさせることにより、ソース寄
生抵抗やゲート容量などの設計の自由度を増し、より高
性能なＦＥＴを、簡単かつ短い工程で製造することがで
きるという効果がある。
【図１】 この発明による実施の形態１のスパイクゲー
ト型ＦＥＴの製造方法を示す断面図である。
ト型ＦＥＴの製造方法を示す断面図である。
【図２】 この発明による実施の形態２のオフセットス
パイクゲート型ＦＥＴ、および実施の形態３のオフセッ
トスパイクゲート型ＦＥＴの製造方法を示す断面図であ
る。
パイクゲート型ＦＥＴ、および実施の形態３のオフセッ
トスパイクゲート型ＦＥＴの製造方法を示す断面図であ
る。
【図３】 この発明による実施の形態４の２段リセスス
パイクゲート型ＦＥＴの製造方法を示す断面図である。
パイクゲート型ＦＥＴの製造方法を示す断面図である。
【図４】 この発明による実施の形態５の２段リセス型
ＦＥＴの製造方法を示す断面図である。
ＦＥＴの製造方法を示す断面図である。
【図５】 この発明による実施の形態６のオフセットゲ
ート２段リセス型ＦＥＴの製造方法を示す断面図であ
る。
ート２段リセス型ＦＥＴの製造方法を示す断面図であ
る。
【図６】 この発明による実施の形態７の２段リセス型
ＦＥＴの製造方法を示す断面図である。
ＦＥＴの製造方法を示す断面図である。
【図７】 この発明による実施の形態８の２段リセス型
ＦＥＴの製造方法を示す断面図である。
ＦＥＴの製造方法を示す断面図である。
【図８】 この発明による実施の形態９の２段リセス型
ＦＥＴの製造方法を示す断面図である。
ＦＥＴの製造方法を示す断面図である。
【図９】 従来の２段リセス型ＦＥＴの製造方法を示す
断面図である。
断面図である。
【図１０】 従来の２段リセス型ＦＥＴの他の製造方法
を示す断面図である。
を示す断面図である。
【図１１】 従来のスパイクゲート型ＦＥＴの構造を示
す断面図である。
す断面図である。
【図１２】 従来のスパイクゲート型ＦＥＴの製造方法
を示す断面図である。
を示す断面図である。
１ 半絶縁性基板、２ チャネル層、３ ソース電極、
４ ドレイン電極、５，３０，７０ レジストパター
ン、６ リセス、６ａ スパイク溝、７ ゲート電極、
８ 金属膜、９ イオン注入またはＦＩＢ、１０，１
１，１２ ダメージ層、１３，１５ 絶縁性の半導体
層、１４ デルタドープ層、４０ ＳｉＯ2膜。
４ ドレイン電極、５，３０，７０ レジストパター
ン、６ リセス、６ａ スパイク溝、７ ゲート電極、
８ 金属膜、９ イオン注入またはＦＩＢ、１０，１
１，１２ ダメージ層、１３，１５ 絶縁性の半導体
層、１４ デルタドープ層、４０ ＳｉＯ2膜。
Claims (7)
- 【請求項１】 半絶縁性基板上に形成された導電性を有
する半導体層と、 上記半導体層上に形成されたソース電極およびドレイン
電極と、 上記半導体層においてソース電極とドレイン電極間に形
成されたリセスと、 上記リセス内に形成されたゲート電極と、 上記ゲート電極が形成された半導体層に、上記ソース電
極側またはドレイン電極側にオフセットして形成された
スパイク溝とを有してなることを特徴とする電界効果型
トランジスタ。 - 【請求項２】 半絶縁性基板上の半導体層に形成したリ
セスに、ゲート電極の一部が半導体層にスパイク状に食
い込んだスパイク溝を有するスパイクゲート型の電界効
果型トランジスタを製造する方法において、 上記半導体層にＦＩＢまたはイオン注入により幅の細い
ダメージ層を形成する工程と、 上記ダメージ層を形成した後に、上記半導体層をウエッ
トエッチングして該ダメージ層の増速エッチングを利用
したスパイク溝を有するリセスを形成する工程とを有す
ることを特徴とする電界効果型トランジスタの製造方
法。 - 【請求項３】 半絶縁性基板上の半導体層にリセスを形
成し、該リセス内にゲート電極を形成するリセスゲート
型の電界効果型トランジスタを製造する方法において、 半絶縁性基板上に形成した半導体層に、ＦＩＢまたはイ
オン注入によりダメージ層を形成する工程と、 上記ダメージ層のみを選択的にエッチングを行って除去
してエッチング溝を形成する工程と、 上記エッチング溝を形成した後に、上記半導体層をウエ
ットエッチングして多段リセスを形成する工程とを有す
ることを特徴とする電界効果型トランジスタの製造方
法。 - 【請求項４】 半絶縁性基板上の半導体層にリセスを形
成し、該リセス内にゲート電極を形成するリセスゲート
型の電界効果型トランジスタを製造する方法において、 予めソース電極およびドレイン電極を形成した上記半導
体層上に、断面形状がオーバハング形状のレジストパタ
ーンを形成する工程と、 上記レジストパターンを形成した後に、斜めからイオン
注入を行って幅の広いダメージ層を形成する工程と、 上記ダメージ層を形成した後に、上記半導体層をウエッ
トエッチングして該ダメージ層の増速エッチングを利用
し、上記レジストパターンの開口部寸法より幅の広い下
段リセスを有するリセスを形成する工程とを有すること
を特徴とする電界効果型トランジスタの製造方法。 - 【請求項５】 半絶縁性基板上の半導体層にリセスを形
成し、該リセス内にゲート電極を形成するリセスゲート
型の電界効果型トランジスタを製造する方法において、 上記ソース電極および上記ドレイン電極を形成した半導
体層上に、ゲート電極形成用のレジストパターンを形成
し、該半導体層をウエットエッチングする工程と、 上記ウエットエッチングの際に、底の浅いリセスを形成
した時点で該エッチングを中止し、該リセスにＦＩＢま
たはイオン注入を行ってダメージ層を形成する工程と、 上記ダメージ層を形成した後に、再び上記半導体層のウ
エットエッチングを開始して多段リセスを形成する工程
とを有することを特徴とする電界効果型トランジスタの
製造方法。 - 【請求項６】 請求項２ないし５のいずれかに記載の電
界効果型トランジスタの製造方法において、 上記半導体層上にゲート電極の幅を規定するレジストパ
ターンを形成する前に、該半導体層にイオン注入を行っ
て上段リセスを形成するためのダメージ層を予め形成す
る工程を有することを特徴とする電界効果型トランジス
タの製造方法。 - 【請求項７】 請求項２ないし５のいずれかに記載の半
導体装置の製造方法において、 上記ダメージ層を形成する際に、ソース電極側またはド
レイン電極側にオフセットして該ダメージ層を形成する
ようにしてなることを特徴とする電界効果型トランジス
タの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9012346A JPH10209178A (ja) | 1997-01-27 | 1997-01-27 | 電界効果型トランジスタ，およびその製造方法 |
| US08/890,517 US5886373A (en) | 1997-01-27 | 1997-07-09 | Field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9012346A JPH10209178A (ja) | 1997-01-27 | 1997-01-27 | 電界効果型トランジスタ，およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10209178A true JPH10209178A (ja) | 1998-08-07 |
Family
ID=11802730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9012346A Pending JPH10209178A (ja) | 1997-01-27 | 1997-01-27 | 電界効果型トランジスタ，およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5886373A (ja) |
| JP (1) | JPH10209178A (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10242394A (ja) * | 1997-02-27 | 1998-09-11 | Matsushita Electron Corp | 半導体装置の製造方法 |
| US6232633B1 (en) * | 1998-06-08 | 2001-05-15 | International Business Machines Corporation | NVRAM cell using sharp tip for tunnel erase |
| JP2003023015A (ja) | 2001-07-06 | 2003-01-24 | Mitsubishi Electric Corp | ＧａＡｓ系半導体電界効果トランジスタ |
| US7288821B2 (en) * | 2005-04-08 | 2007-10-30 | International Business Machines Corporation | Structure and method of three dimensional hybrid orientation technology |
| US7980590B2 (en) * | 2008-03-19 | 2011-07-19 | Amsafe, Inc. | Inflatable personal restraint systems having web-mounted inflators and associated methods of use and manufacture |
| US7665761B1 (en) | 2008-03-27 | 2010-02-23 | Amsafe, Inc. | Inflatable personal restraint systems and associated methods of use and manufacture |
| KR101057189B1 (ko) * | 2008-11-12 | 2011-08-16 | 주식회사 하이닉스반도체 | 단채널 효과를 억제하는 트랜지스터 및 그 제조방법 |
| US8469397B2 (en) | 2011-04-13 | 2013-06-25 | Amsafe, Inc. | Stitch patterns for restraint-mounted airbags and associated systems and methods |
| US8439398B2 (en) | 2011-07-29 | 2013-05-14 | Amsafe, Inc. | Inflator connectors for inflatable personal restraints and associated systems and methods |
| US9511866B2 (en) | 2012-03-19 | 2016-12-06 | Amsafe, Inc. | Structure mounted airbag assemblies and associated systems and methods |
| US8523220B1 (en) | 2012-03-19 | 2013-09-03 | Amsafe, Inc. | Structure mounted airbag assemblies and associated systems and methods |
| US9352839B2 (en) | 2014-10-02 | 2016-05-31 | Amsafe, Inc. | Active positioning airbag assembly and associated systems and methods |
| US9944245B2 (en) | 2015-03-28 | 2018-04-17 | Amsafe, Inc. | Extending pass-through airbag occupant restraint systems, and associated systems and methods |
| WO2016168124A1 (en) | 2015-04-11 | 2016-10-20 | Amsafe, Inc. | Active airbag vent system |
| US10604259B2 (en) | 2016-01-20 | 2020-03-31 | Amsafe, Inc. | Occupant restraint systems having extending restraints, and associated systems and methods |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63120470A (ja) * | 1986-11-08 | 1988-05-24 | Mitsubishi Electric Corp | 化合物半導体装置の製造方法 |
| JPS647664A (en) * | 1987-06-30 | 1989-01-11 | Toshiba Corp | Manufacture of field-effect transistor |
| JPH02262342A (ja) * | 1989-04-02 | 1990-10-25 | Murata Mfg Co Ltd | 半導体装置の製造方法 |
| JPH04336432A (ja) * | 1991-05-14 | 1992-11-24 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JPH0645363A (ja) * | 1992-07-24 | 1994-02-18 | Sanyo Electric Co Ltd | 砒化ガリウム電界効果トランジスタ |
| JP2655488B2 (ja) * | 1994-09-29 | 1997-09-17 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1997
- 1997-01-27 JP JP9012346A patent/JPH10209178A/ja active Pending
- 1997-07-09 US US08/890,517 patent/US5886373A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5886373A (en) | 1999-03-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7419862B2 (en) | Method of fabricating pseudomorphic high electron mobility transistor | |
| JP2004511913A (ja) | 単一集積ｅ／ｄモードｈｅｍｔおよびその製造方法 | |
| JPH10209178A (ja) | 電界効果型トランジスタ，およびその製造方法 | |
| US6090649A (en) | Heterojunction field effect transistor and method of fabricating the same | |
| JP3762588B2 (ja) | 半導体装置の製造方法 | |
| US5640029A (en) | Field-effect transistor and method of producing same | |
| JPH04250620A (ja) | 半導体素子における金属接点の自己整合方法及び自己整合性半導体 | |
| KR100342443B1 (ko) | 전계효과 트랜지스터의 서브미크론 티이형 게이트형성방법 | |
| KR100523065B1 (ko) | 적층된 감마형 게이트를 이용한 화합물 반도체소자 제조방법 | |
| JPH05129345A (ja) | マイクロ波集積回路の製造方法 | |
| JPH0523497B2 (ja) | ||
| JP3018662B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS62115782A (ja) | 半導体装置の製造方法 | |
| JP3373676B2 (ja) | 電界効果トランジスタ素子の製造方法 | |
| JP2000021900A (ja) | 電界効果トランジスタの製造方法 | |
| JPS60776A (ja) | 半導体装置の製造方法 | |
| JP3153560B2 (ja) | 半導体装置の製造方法 | |
| KR100216521B1 (ko) | 이종 접합 바이폴라 트랜지스터의 제조방법 | |
| JPS59229875A (ja) | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 | |
| JPH0513459A (ja) | 半導体装置の製造方法 | |
| JPH0595004A (ja) | 電界効果トランジスタの製造方法 | |
| JPH11186278A (ja) | ヘテロ接合バイポーラトランジスタの製造方法 | |
| JPS6260269A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0982725A (ja) | 半導体装置及びその製造方法 | |
| JPS61142776A (ja) | 半導体装置の製造方法 |