JPH04250620A - 半導体素子における金属接点の自己整合方法及び自己整合性半導体 - Google Patents

半導体素子における金属接点の自己整合方法及び自己整合性半導体

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JPH04250620A
JPH04250620A JP3137815A JP13781591A JPH04250620A JP H04250620 A JPH04250620 A JP H04250620A JP 3137815 A JP3137815 A JP 3137815A JP 13781591 A JP13781591 A JP 13781591A JP H04250620 A JPH04250620 A JP H04250620A
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pattern
self
etching
semiconductor device
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Philippe Collot
フイリツプ・コロ
Paul Schmidt
ポール・シユミツド
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Thomson CSF SA
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体における金属接
点を自己整合（ｓｅｌｆ−ａｌｉｇｎｍｅｎｔ）する方
法であって、２つの金属化部分によって制御される２つ
の隣接領域間のサブミクロン大の距離を確保するために
側壁が使用される方法に係わる。本発明は、トランジス
タのような半導体素子、特に隣接領域間の安全距離がと
きにはサブミクロン大であるマイクロ波で動作する素子
に適用することができる。
【０００２】
【従来の技術】少なくとも１つの基板１と、１つの能動
層２と、金属化部分を含む１つの制御領域３と、２つの
アクセス電極４及び５とを備えた図１に模式的に示した
ようなトランジスタにおいては、２つの隣接領域間の符
号“ｄ”で示した距離を小さくすることが重要である。 図示した特定の例においてもしトランジスタが電界効果
トランジスタであれば、幾つかの理由により、ソース４
とゲート３の間の距離“ｄ”及びゲート３とドレイン５
の間の距離“ｄ”を小さくすることは重要である。
【０００３】能動層２において考慮される距離“ｄ”は
、ソース領域４及びドレイン領域５からゲート３によっ
て制御される領域へのアクセスに対する能動層２の抵抗
値を決定するものであり、かかるアクセス抵抗値は、ト
ランジスタの特性に作用する。トランジスタの電圧強度
を支配するのは距離“ｄ”であるが故に、この距離が抹
消されるのではなくて小さくされれば、アクセス抵抗値
は最小になり、トランジスタの特性は向上する。最適値
は約１００ｎｍ、即ち０．１μｍとなろう。
【０００４】しかしながらこのために使用される方法は
、電極の金属化部分に、接点の抵抗率を小さくするＡｕ
Ｇｅ／Ｎｉ／Ａｕ合金の追加被覆を行い得る可能性を含
むべきである。
【０００５】しかしながら、現在使用されている方法は
全く申し分がないというわけではなく、超大規模集積体
を含むマイクロ波トランジスタまたは集積回路の開発は
、上記サブミクロン大の問題に突き当たることが公知で
ある。
【０００６】通常のＵＶ写真平板法では、マスクの位置
調整精度が比較的欠けるが故に、アクセス抵抗が高いし
再現も不可能な値になり、しかも距離“ｄ”が１ミクロ
ン（１０００ｎｍ）より小さくなることはめったにない
。
【０００７】所定のＴゲートまたはキャップゲート技術
においては、ゲート領域３の材料を金属化部分下方で化
学サブエッチングすることによってアクセス抵抗が決定
されるが、このサブエッチングの制御が不十分だと、ア
クセス抵抗値は再現不可能となる。
【０００８】最終的には、イオン打込みプロセスを自己
整合するために、側壁法が採用された。しかしながらこ
の方法は、図２に示すような高精度を要するステップを
含む。
【０００９】簡単に述べると側壁法は、半導体ウェハ１
＋２の表面上にあるメサの形態のパターン６を、シリカ
のような絶縁体の均一な層７で被覆し、次いで反応性イ
オンエッチング（ＲＩＥ）によってこの層を、パターン
６の側部にある部位７のところ以外は除去することから
なる。層７の厚さによって、能動層２における２つの隣
接領域を分離する距離“ｄ”が、高精度で、即ち効果的
に制御し得る層の成長によって得られる精度で規定され
る。
【００１０】しかしながら、電極３、４及び５の金属化
部分の自己整合性堆積の間に、微薄な金属膜８が側壁７
の側部上に堆積されることがしばしば起こり、これは、
電極間の短絡の危険性を伴なう。この残留金属化部分８
を“側壁の”側部を傾斜イオン加工（ｉｎｃｌｉｎｅｄ
　　ｉｏｎｉｃ　　ｍａｃｈｉｎｉｎｇ）することによ
って除去するのは、放射線照射後の表面伝導性によって
側壁７の絶縁性に劣化を生じる危険性があるが故に、高
精度を要する作業である。
【００１１】
【課題を解決するための手段】本発明の方法は上記欠点
を解消するものであり、標準的な“側壁”法の改善策で
ある。本発明によれば、側壁は、化学エッチング液にお
ける溶解特性が著しく異なるシリカ及び窒化シリコンの
ような２種類の材料からなる２重層で構成される。溶解
度の高いほうの層の一部分を溶解することにより、サブ
エッチングを行なう。このサブエッチングにより溶解度
の低いほうの層がキャップの形態をとるので、自己整合
性接点間の電気絶縁が保証される。また、側壁の側部の
残留金属化部分を回避するので、このサブエッチングに
よって傾斜イオン加工作業は排除され得る。
【００１２】より正確には本発明は、半導体ボディ上に
少なくとも１つの隆起パターンを含む半導体素子におけ
る金属接点の自己整合方法であって、前記ボディ、及び
その側面を含んで前記パターンの自由表面上に、まずシ
リカＳｉＯ２の第１の絶縁層を、次いで窒化ケイ素Ｓｉ
３Ｎ４の第２の絶縁層を十分に制御された厚さで等方性
方法によって堆積する作業と、前記第２層で前記パター
ンの側部に堆積された部分はエッチングされずに残るよ
うに、前記ボディの自由表面及び前記パターンの上面の
上に堆積した前記第２層の部分を、ＳＦ６によって異方
性の反応性イオンエッチングする作業と、前記第１層を
、前記第２層の対応部分によってマスクされている前記
パターンの側部に堆積している部分を除いてＣＨＦ３に
よって異方性の反応性イオンエッチングする作業と、Ｈ
Ｆ／ＮＨ４／Ｈ２Ｏの緩衝液によってはエッチングされ
ない第２層の対応部分によって部分的にマスクされてい
る前記第１層の部分においてサブエッチングを行なうよ
うに、前記第１層を前記緩衝液によって選択的及び異方
性の化学エッチングする作業と、前記パターンの側部上
に並置された前記２つの絶縁層の部分が、２つの隣接金
属化部分によって制御される半導体素子での領域間の側
壁を構成するように、該半導体素子の金属電極接点を方
向性方法によって自己整合性金属化する作業とを含む方
法に係わる。
【００１３】
【実施例】添付の図面を参照して行なう以下の実施態様
のより詳細な説明から、本発明はより明らかに理解され
るであろう。
【００１４】より正確には本発明の説明は、シリコンま
たは、ＧａＡｓ、ＧａＡｌＡｓなどのＩＩＩ−Ｖもしく
はＩＩ−ＶＩタイプの高速材料で製造することができる
電界効果トランジスタの例を参照して行なう。図中のト
ランジスタのボディ及び隆起パターンを形成する層につ
いては、自己整合し且つサブミクロン大の安全距離だけ
離れた表面金属化部分の形成に関するトランジスタの内
部構造は本発明の範囲外であるが故に、詳細に特定しな
い。
【００１５】図３に示したように本発明の方法の当初の
構造体は、その表面上に隆起パターン６がある半導体材
料でできたボディ（基板、緩衝層、能動層など）１を備
えている。このパターンは、既に薄層金属化部分３を受
容した半導体材料、例えばＷＳｉＴｉのメサ、またはこ
の場合には追加コーティングによって肉厚にされたゲー
ト金属化部分によって形成することができる。パターン
６は側壁を有さねばならない。この構造体において、パ
ターン６からサブミクロン大の距離“ｄ”、例えば２０
０ｎｍだけ離して自己整合性金属化部分４及び５を堆積
する必要がある。
【００１６】上記構造体の上に、図４に示したように、
シリカＳｉＯ２の第１の層９と、窒化シリコンＳｉ３Ｎ
４の第２の層１０とを、化学蒸着（ＣＶＤ）によるエピ
タキシのような方法で堆積する。ＣＶＤによりエピタキ
シは、等方性であるが故に層の厚さの均一性を保証し、
例えば厚さがそれぞれ１５０ｎｍ及び５０ｎｍのＳｉＯ
２及びＳｉ３Ｎ４を構造体の水平表面上に堆積したなら
ば、パターン６の側部上にも同じ厚さが生じる。ＣＶＤ
によるエピタキシは、堆積を停止したり、その厚さを数
電子殻内に制御し得るのに十分に正確で且つ低速な方法
である。２つの層９及び１０の合計の厚さは所望の距離
“ｄ”と等しくする。
【００１７】次いで、後に電極となる金属化部分３、４
及び５の位置を覆っている二重絶縁層９＋１０の部分を
除去せねばならない。
【００１８】図５においてはＳＦ６を使用しての乾式反
応性イオンエッチング（ＲＩＥ）によって、このエッチ
ング法は方向性であるので、Ｓｉ３Ｎ４の層１０の水平
部分のみがエッチングされる。ＳｉＯ２の層９は無傷で
あり、Ｓｉ３Ｎ４の層１０で残っているところは、Ｓｉ
Ｏ２で覆われた隆起パターン６の周囲の側部１１及び１
２だけである。ＳＦ６によるＲＩＥの作用を図５に矢印
で簡単に示す。
【００１９】ＳＦ６によるこの１回目のエッチングは、
２つの絶縁層の一方のみをエッチングする。金属接点３
、４及び５が堆積されねばならないゾーンは未だＳｉＯ
２の層９によって覆われている。ＣＨＦ４を使用しての
２回目の乾式反応性イオンエッチングによって、図６に
示したように、ＳｉＯ２の層９の水平部分がエッチング
され、この層の残っているところは、側部１１及び１２
によって保護されておりしかもＲＩＥは方向性且つ選択
性であるが故に、隆起パターン６の周期に付着している
側部１３及び１４だけである。ＳｉＯ２＋Ｓｉ３Ｎ４の
重構造である１１＋１３または１２＋１４は側壁を規定
する。
【００２０】しかしながら、上記絶縁スペーサの外側側
面は比較的平面である。即ちＲＩＥの方向性作用によっ
て、半導体ボディ１の近傍にあるシリカ層１３及び１４
の表面１５及び１６は、Ｓｉ３Ｎ４の層１１及び１２の
外側表面の延長においてエッチングされている。このよ
うな構造体上に金属化部分を形成するとすれば、図２に
示した標準的な側壁の欠点はまた現れることとなろう。 即ち、側部上の残留金属化部分がソース−ゲート及びゲ
ート−ドレインの短絡を惹起するか、さもなければ傾斜
イオンエッチングを必要とする。
【００２１】従って図７に示した次の作業では、側壁の
基部にサブエッチングを施す、言い換えればキャップ状
断面を導入する。このサブエッチングは、ＢＯＥとして
公知のＨＦ／ＮＨ４Ｆ／Ｈ２Ｏの標準緩衝液を使用して
の湿式法によって行われる。これは、高い選択性を示す
という長所を有しており、Ｓｉ３Ｎ４の約２０倍の速度
でＳｉＯ２をエッチングする。ＳｉＯ２のエッチング速
度は、１５〜２０℃の周囲温度で約１００ｎｍ／分であ
る。Ｓｉ３Ｎ４の側部１１及び１２はエッチングマスク
として作用し、１５秒間のエッチングでＳｉＯ２の側部
１３及び１４は、側壁の基部に当たる部位１７及び１８
のところと、更に隆起パターン６の頂部にある部位１９
及び２０のところとで、深さ約２５ｎｍまでエッチング
される。
【００２２】これで、構造体は自己整合性金属化に適合
している。図８においては、方向性金属蒸着によって、
アクセス電極４及び５のための薄層と隆起パターン６に
おける制御電極（層の参照番号２１）のための薄層とが
同時に堆積される。もし制御電極がショットキータイプ
のものであるならば、図３に示した極めて早い段階でこ
れを形成するのが好ましい。図８の金属化部分はオーミ
ックタイプのものである。ゲートの電気抵抗を顕著に小
さくするには、層２１を備えたゲート接点３に追加被覆
を付与する。Ｓｉ３Ｎ４の側壁１１及び１２はその頂部
が金属化部分２２及び２３によって補助的に覆われてい
る。
【００２３】仕上がりの構造体においては、自己整合性
金属化部分３、４及び５によって制御される領域は、側
壁１１＋１３及び１２＋１４の厚さに等しいサブミクロ
ン大の距離“ｄ”だけ離れており、部位１７及び１８に
おけるサブエッチングによって側壁の側部における残留
金属化部分を防止している。
【図面の簡単な説明】
【図１】図１は、従来の半導体素子の断面図である。
【図２】図２は、従来の半導体素子の断面図である。
【図３】図３は、本発明の側壁を形成する方法の最初の
段階を示す図である。
【図４】図４は、本発明の側壁を形成する方法の図３に
次ぐ段階を示す図である。
【図５】図５は、本発明の側壁を形成する方法の図４に
次ぐ段階を示す図である。
【図６】図６は、本発明の側壁を形成する方法の図５に
次ぐ段階を示す図である。
【図７】図７は、本発明の側壁を形成する方法の図６に
次ぐ段階を示す図である。
【図８】図８は、本発明の側壁を形成する方法の図７に
次ぐ段階を示す図である。
【符号の説明】
１　　基板 ２　　能動層 ３，４，５　　電極 ６　　隆起パターン ９　　ＳｉＯ２の第１の絶縁層 １０　　Ｓｉ３Ｎ４の第２の絶縁層

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】　　半導体ボディ上に少なくとも１つの隆
    起パターンを含む半導体素子における金属接点の自己整
    合の方法であって、前記ボディ、及びその側面を含んで
    前記パターンの自由表面上に、まずシリカＳｉＯ２の第
    １の絶縁層を、次いで窒化シリコンＳｉ３Ｎ４の第２の
    絶縁層を十分に制御された厚さで等方性方法によって堆
    積する作業と、前記第２層で前記パターンの側部に堆積
    された部分はエッチングされずに残るように、前記ボデ
    ィの自由表面及び前記パターンの上面の上に堆積した前
    記第２層の部分を、ＳＦ６によって異方性の反応性イオ
    ンエッチングする作業と、前記第１層を、前記第２層の
    対応部分によってマスクされた前記パターンの側部に堆
    積している部分を除いてＣＨＦ３によって異方性の反応
    性イオンエッチングする作業と、ＨＦ／ＮＨ４／Ｈ２Ｏ
    の緩衝液によってはエッチングされない第２層の対応部
    分によって部分的にマスクされている前記第１層の部分
    においてサブエッチングを行なうように、前記第１層を
    前記緩衝液によって選択的及び異方性の化学エッチング
    する作業と、前記パターンの側部上に並置された２つの
    絶縁層の部分が、２つの隣接金属化部分によって制御さ
    れる半導体素子の領域間での側壁を構成するように、該
    半導体素子の金属電極接点を方向性方法によって自己整
    合性金属化する作業とを含む方法。
  2. 【請求項２】　　前記２つの絶縁層の合計の厚さがサブ
    ミクロン大であり、従って側壁の厚さがサブミクロン大
    である請求項１に記載の方法。
  3. 【請求項３】　　前記金属接点がショットキータイプで
    あるならば、その金属化部分を、２つの絶縁層を堆積す
    る第１の作業の前に形成する請求項１に記載の方法。
  4. 【請求項４】　　その電気抵抗を最小化するための、少
    なくとも１つの薄層金属化部分に追加金属被覆を与える
    請求項１に記載の方法。
  5. 【請求項５】　　半導体ボディによって支持されており
    、少なくとも１つの隆起パターンと、そのうちの１つが
    前記隆起パターン上に堆積されている少なくとも２つの
    自己整合性金属接点とを備えた半導体素子であって、前
    記隆起パターンの側部には、窒化シリコンの第２の層で
    被覆されたシリカの第１の層によって構成されている少
    なくとも１つの側壁を含んでおり、前記第１の層が前記
    半導体ボディの近傍でサブエッチングされている半導体
    素子。
  6. 【請求項６】　　マイクロ波トランジスタであり、２つ
    の隣接金属接点によって制御される領域が、前記側壁の
    厚さに等しいサブミクロン大の距離だけ離れている請求
    項５に記載の半導体素子。
JP3137815A 1990-06-12 1991-06-10 半導体素子における金属接点の自己整合方法及び自己整合性半導体 Pending JPH04250620A (ja)

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Application Number Priority Date Filing Date Title
FR9007282 1990-06-12
FR9007282A FR2663157B1 (fr) 1990-06-12 1990-06-12 Procede d'autoalignement des contacts metalliques sur un dispositif semiconducteur et semiconducteur autoaligne.

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JPH04250620A true JPH04250620A (ja) 1992-09-07

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US (1) US5200357A (ja)
EP (1) EP0461955A1 (ja)
JP (1) JPH04250620A (ja)
FR (1) FR2663157B1 (ja)

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