JPH05211175A - ゲート電極の製造方法 - Google Patents
ゲート電極の製造方法Info
- Publication number
- JPH05211175A JPH05211175A JP26557892A JP26557892A JPH05211175A JP H05211175 A JPH05211175 A JP H05211175A JP 26557892 A JP26557892 A JP 26557892A JP 26557892 A JP26557892 A JP 26557892A JP H05211175 A JPH05211175 A JP H05211175A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- layer
- gate
- substrate
- dielectric layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 54
- 238000000034 method Methods 0.000 claims abstract description 32
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 150000001875 compounds Chemical class 0.000 claims abstract description 19
- 229910052751 metal Inorganic materials 0.000 claims description 29
- 239000002184 metal Substances 0.000 claims description 29
- 239000003870 refractory metal Substances 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 19
- 229920002120 photoresistant polymer Polymers 0.000 claims description 14
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 6
- 239000000203 mixture Substances 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 description 12
- 239000010937 tungsten Substances 0.000 description 12
- 239000000463 material Substances 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 10
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- -1 tungsten nitride Chemical class 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- WCCJDBZJUYKDBF-UHFFFAOYSA-N copper silicon Chemical compound [Si].[Cu] WCCJDBZJUYKDBF-UHFFFAOYSA-N 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 125000001153 fluoro group Chemical group F* 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
- H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
- H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
- H01L21/441—Deposition of conductive or insulating materials for electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
- H01L29/66878—Processes wherein the final gate is made before the formation, e.g. activation anneal, of the source and drain regions in the active layer
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 ＩＩ−ＶＩ族およびＩＩＩ−Ｖ族化合物半導
体ＦＥＴの中に金属ゲート電極１８を製造する方法を提
供する。 【構成】 本方法は、ＩＩ−ＶＩ族またはＩＩＩ−Ｖ族
化合物半導体基板１２を提供する段階およびその上にゲ
ート電極１８の第１部分１６を形成する段階を含む。ハ
ードマスク２０は、ゲート電極１８の第１部分１６の上
に形成し、平坦化誘電層２２は基板１２の表面上に形成
し、ハードマスク２０およびゲート電極１８の第１部分
１６を含んでいる。その後ハードマスクを露出させて除
去する。ついでゲート電極１８の第２部分２８を第１部
分１６の上に形成する。
体ＦＥＴの中に金属ゲート電極１８を製造する方法を提
供する。 【構成】 本方法は、ＩＩ−ＶＩ族またはＩＩＩ−Ｖ族
化合物半導体基板１２を提供する段階およびその上にゲ
ート電極１８の第１部分１６を形成する段階を含む。ハ
ードマスク２０は、ゲート電極１８の第１部分１６の上
に形成し、平坦化誘電層２２は基板１２の表面上に形成
し、ハードマスク２０およびゲート電極１８の第１部分
１６を含んでいる。その後ハードマスクを露出させて除
去する。ついでゲート電極１８の第２部分２８を第１部
分１６の上に形成する。
Description
【０００１】
【産業上の利用分野】本発明は一般に半導体技術に関
し、具体的にはＩＩ−ＶＩ族およびＩＩＩ−Ｖ族化合物
半導体ＦＥＴの中に金属ゲート電極を製造する方法に関
する。
し、具体的にはＩＩ−ＶＩ族およびＩＩＩ−Ｖ族化合物
半導体ＦＥＴの中に金属ゲート電極を製造する方法に関
する。
【０００２】
【従来の技術】ＩＩ−ＶＩ族およびＩＩＩ−Ｖ族化合物
半導体ＦＥＴを製造することは、半導体技術では周知の
ものである。通常、これらのＦＥＴは、ゲートが化合物
半導体基板の上に直接配置されているＭＥＳＦＥＴであ
る。高周波ＲＦ用途では、これらのＭＥＳＦＥＴを使用
するのが望ましい。
半導体ＦＥＴを製造することは、半導体技術では周知の
ものである。通常、これらのＦＥＴは、ゲートが化合物
半導体基板の上に直接配置されているＭＥＳＦＥＴであ
る。高周波ＲＦ用途では、これらのＭＥＳＦＥＴを使用
するのが望ましい。
【０００３】耐熱金属（refractory metal) によって構
成されるゲート電極は、ガリウムひ素やその他の化合物
半導体ＭＥＳＦＥＴの製造に非常に適している。耐熱金
属は基板の能動化、および摂氏８００度以上を必要とす
る他の工程処理段階に耐える。このような高温では、耐
熱金属は分解したり、またはガリウムひ素と反応したり
しない。
成されるゲート電極は、ガリウムひ素やその他の化合物
半導体ＭＥＳＦＥＴの製造に非常に適している。耐熱金
属は基板の能動化、および摂氏８００度以上を必要とす
る他の工程処理段階に耐える。このような高温では、耐
熱金属は分解したり、またはガリウムひ素と反応したり
しない。
【０００４】良好なＲＦ性能を得るには、ゲート金属の
アクセス抵抗が小さくなければならない。耐熱金属単独
で構成されるゲートを採用する場合、ゲート抵抗は約１
〜５オーム／平方のオーダーと比較的大きい。耐熱金属
単独で構成されるゲート電極は製造歩留まりおよび製造
管理を高めるが、これを使用すると性能が犠牲になる。
アクセス抵抗が小さくなければならない。耐熱金属単独
で構成されるゲートを採用する場合、ゲート抵抗は約１
〜５オーム／平方のオーダーと比較的大きい。耐熱金属
単独で構成されるゲート電極は製造歩留まりおよび製造
管理を高めるが、これを使用すると性能が犠牲になる。
【０００５】高温の工程処理段階の後に、耐熱金属ゲー
ト部分の上に、第２非耐熱金属部分を積み重ねることに
よって、ゲート抵抗を減らせる。最も一般的には、ゲー
ト電極の第２金属部分は、耐熱ゲート金属部分にオーバ
ーラップさせることによって、Ｔ形ゲートを形成する横
方向の延在部分を含む。これらの横方向の延在部分は、
耐熱ゲート金属部分を取り囲む誘電層の上に形成され
る。これによって、化合物半導体基板と、ゲートの第２
金属部分との間の短絡を防止する。
ト部分の上に、第２非耐熱金属部分を積み重ねることに
よって、ゲート抵抗を減らせる。最も一般的には、ゲー
ト電極の第２金属部分は、耐熱ゲート金属部分にオーバ
ーラップさせることによって、Ｔ形ゲートを形成する横
方向の延在部分を含む。これらの横方向の延在部分は、
耐熱ゲート金属部分を取り囲む誘電層の上に形成され
る。これによって、化合物半導体基板と、ゲートの第２
金属部分との間の短絡を防止する。
【０００６】耐熱金属の第１部分および非耐熱金属の第
２部分を有するＴ形ゲートを形成する周知の方法は、１
９８９年７月１８日にBalzanらに付与された"Self-Alig
nedRefractory Gate Process With Self-Limiting Unde
rcut Of An Implant Mask"と題する米国特許番号第４，
８４９，３７６号によって開示されている。Balzanらが
開示した方法は、ガリウムひ素基板の上に、耐熱金属
（チタン／タングステン) ゲート部分を形成する段階を
含んでいる。ついで平坦化酸化物層を基板表面の上に形
成し、前記平坦化酸化物層の上に抵抗層を形成する。つ
いで、抵抗層および平坦化酸化物層を、前記耐熱金属ゲ
ート部分の上部表面の下でエッチバック(etched back)
して、非耐熱金属ゲート部分を、耐熱金属ゲート部分の
上に形成する。非耐熱金属ゲート部分はリフトオフ(lif
t-off)工程によって形成する。
２部分を有するＴ形ゲートを形成する周知の方法は、１
９８９年７月１８日にBalzanらに付与された"Self-Alig
nedRefractory Gate Process With Self-Limiting Unde
rcut Of An Implant Mask"と題する米国特許番号第４，
８４９，３７６号によって開示されている。Balzanらが
開示した方法は、ガリウムひ素基板の上に、耐熱金属
（チタン／タングステン) ゲート部分を形成する段階を
含んでいる。ついで平坦化酸化物層を基板表面の上に形
成し、前記平坦化酸化物層の上に抵抗層を形成する。つ
いで、抵抗層および平坦化酸化物層を、前記耐熱金属ゲ
ート部分の上部表面の下でエッチバック(etched back)
して、非耐熱金属ゲート部分を、耐熱金属ゲート部分の
上に形成する。非耐熱金属ゲート部分はリフトオフ(lif
t-off)工程によって形成する。
【０００７】Balzanらが教えた方法は各種用途に十分適
しているが、多くの欠点を伴っている。エッチバック
後、平坦化酸化物の厚さをコントロールするのが極めて
難しい。通常、耐熱金属ゲート部分はＲＦ ＭＥＳＦＥ
Ｔの上が非常に薄くなっており、耐熱金属ゲート部分の
上部表面の下で、エッチングしすぎずに、平坦化酸化物
層をエッチバックするのは極めて難しい。エラーが許さ
れる余地はほとんどない。
しているが、多くの欠点を伴っている。エッチバック
後、平坦化酸化物の厚さをコントロールするのが極めて
難しい。通常、耐熱金属ゲート部分はＲＦ ＭＥＳＦＥ
Ｔの上が非常に薄くなっており、耐熱金属ゲート部分の
上部表面の下で、エッチングしすぎずに、平坦化酸化物
層をエッチバックするのは極めて難しい。エラーが許さ
れる余地はほとんどない。
【０００８】
【発明が解決しようとする課題】この工程処理のエッチ
バックによって、極めて薄い酸化物層が残される。薄い
酸化物の上に配置される非耐熱部分の横方向の延在部分
は、デバイスのゲート容量を増すのに十分な絶縁を提供
できないことが多い。エッチバックした平坦化酸化物層
がもっと厚くなり、非耐熱金属ゲートの横方向の延在部
分と、ガリウムひ素基板とがもっと離れて絶縁されるこ
とが望ましい。また、リフトオフ段階は歩留まりが非常
に低い工程処理段階である。
バックによって、極めて薄い酸化物層が残される。薄い
酸化物の上に配置される非耐熱部分の横方向の延在部分
は、デバイスのゲート容量を増すのに十分な絶縁を提供
できないことが多い。エッチバックした平坦化酸化物層
がもっと厚くなり、非耐熱金属ゲートの横方向の延在部
分と、ガリウムひ素基板とがもっと離れて絶縁されるこ
とが望ましい。また、リフトオフ段階は歩留まりが非常
に低い工程処理段階である。
【０００９】したがって、ＩＩ−ＶＩ族およびＩＩＩ−
Ｖ族化合物半導体ＦＥＴの中に金属ゲート電極を製造す
る方法を有し、歩留まりの向上を可能にしてゲート抵抗
の低下、ゲート容量の低下、平坦化酸化物エッチングに
おける変動性の増大が見込めることが極めて望ましい。
Ｖ族化合物半導体ＦＥＴの中に金属ゲート電極を製造す
る方法を有し、歩留まりの向上を可能にしてゲート抵抗
の低下、ゲート容量の低下、平坦化酸化物エッチングに
おける変動性の増大が見込めることが極めて望ましい。
【００１０】
【課題を解決するための手段】ＩＩ−ＶＩ族およびＩＩ
−Ｖ化合物半導体ＦＥＴの中に金属ゲート電極を製造す
る方法は、ＩＩ−ＶＩ族またはＩＩＩ−Ｖ族化合物半導
体基板を提供してその上にゲート電極の第１部分を形成
することを含む。ハードマスクを、ゲート電極の第１部
分の上に形成し、ついで、平坦化誘電層を基板の上に形
成する。ハードマスクは平坦化誘電層を通して露出さ
せ、ついで、これを除去して開口部を残し、ゲート電極
の第１部分を露出させる。ついで、ゲート電極の第２部
分を、露出された第１部分の上に形成する。
−Ｖ化合物半導体ＦＥＴの中に金属ゲート電極を製造す
る方法は、ＩＩ−ＶＩ族またはＩＩＩ−Ｖ族化合物半導
体基板を提供してその上にゲート電極の第１部分を形成
することを含む。ハードマスクを、ゲート電極の第１部
分の上に形成し、ついで、平坦化誘電層を基板の上に形
成する。ハードマスクは平坦化誘電層を通して露出さ
せ、ついで、これを除去して開口部を残し、ゲート電極
の第１部分を露出させる。ついで、ゲート電極の第２部
分を、露出された第１部分の上に形成する。
【００１１】
【実施例】図１〜図４は、本発明に基づき工程処理中の
ＭＥＳＦＥＴ１０の一部を高倍率で拡大した断面図であ
る。ＭＥＳＦＥＴ１０は基板１２を含む。ここに示すよ
うに、基板１２はガリウムひ素によって構成されるが、
本発明は、他のＩＩＩ−Ｖ族化合物半導体材によって構
成される基板を用いてもよい。また、ＩＩ−ＶＩ族化合
物半導体基板を採用してもよい。基板１２はドーピング
したチャネル領域１４を含む。チャネル領域１４は、拡
散および埋設を含む多くの周知の方法の内１つを用いて
形成できる。チャネル領域１４などのチャネル領域は当
業者にとって周知である。
ＭＥＳＦＥＴ１０の一部を高倍率で拡大した断面図であ
る。ＭＥＳＦＥＴ１０は基板１２を含む。ここに示すよ
うに、基板１２はガリウムひ素によって構成されるが、
本発明は、他のＩＩＩ−Ｖ族化合物半導体材によって構
成される基板を用いてもよい。また、ＩＩ−ＶＩ族化合
物半導体基板を採用してもよい。基板１２はドーピング
したチャネル領域１４を含む。チャネル領域１４は、拡
散および埋設を含む多くの周知の方法の内１つを用いて
形成できる。チャネル領域１４などのチャネル領域は当
業者にとって周知である。
【００１２】ゲート電極１８の第１部分１６は、基板１
２の表面上でチャネル領域１４の上に形成される。ゲー
ト電極１８の第１部分１６は、耐熱金属または耐熱金属
混合物によって構成される。タングステンが望ましい
が、チタン／窒化タングステン，窒化チタン，ケイ化チ
タン，チタン／ケイ化タングステン，ケイ化タングステ
ン，窒化タングステンおよびタングステン／窒化ケイ素
などの材料を使用してもよい。ここに示す工程処理は自
己整合のゲート工程処理である。本発明は、第１部分１
６が非耐熱金属によって構成できるような非自己整合の
ゲート工程処理も採用できることを理解されたい。
２の表面上でチャネル領域１４の上に形成される。ゲー
ト電極１８の第１部分１６は、耐熱金属または耐熱金属
混合物によって構成される。タングステンが望ましい
が、チタン／窒化タングステン，窒化チタン，ケイ化チ
タン，チタン／ケイ化タングステン，ケイ化タングステ
ン，窒化タングステンおよびタングステン／窒化ケイ素
などの材料を使用してもよい。ここに示す工程処理は自
己整合のゲート工程処理である。本発明は、第１部分１
６が非耐熱金属によって構成できるような非自己整合の
ゲート工程処理も採用できることを理解されたい。
【００１３】ハードマスク２０は、ゲート電極１８の第
１部分１６の上に配置される。ハードマスク２０は、耐
熱金属，窒化物，酸化物もしくは酸窒化物を含む金属な
どの材料によって構成できる。第１部分１６およびハー
ドマスク２０は、基板１２の表面上に、コンフォーマル
(conformal) 層を被着させ、この層を所望に応じてパタ
ーン化してエッチングすることによって形成する。シン
グル・パターン化段階を使用してもよいが、第１部分１
６およびハードマスク２０の各種の材料をエッチングす
るのに、２つの異なるエッチング段階が必要となる可能
性が高いことを理解されたい。第１部分１６およびハー
ドマスク２０は上述のように形成されるが、当業者は、
それらを別個に形成してもよいことを理解するだろう。
１部分１６の上に配置される。ハードマスク２０は、耐
熱金属，窒化物，酸化物もしくは酸窒化物を含む金属な
どの材料によって構成できる。第１部分１６およびハー
ドマスク２０は、基板１２の表面上に、コンフォーマル
(conformal) 層を被着させ、この層を所望に応じてパタ
ーン化してエッチングすることによって形成する。シン
グル・パターン化段階を使用してもよいが、第１部分１
６およびハードマスク２０の各種の材料をエッチングす
るのに、２つの異なるエッチング段階が必要となる可能
性が高いことを理解されたい。第１部分１６およびハー
ドマスク２０は上述のように形成されるが、当業者は、
それらを別個に形成してもよいことを理解するだろう。
【００１４】ここで特に図２を参照する。平坦化誘電層
２２は、基板１２の表面上に形成され、第１部分１６お
よびハードマスク２０を含んでいる。平坦化誘電層２２
はここでは二酸化ケイ素によって構成されるが、酸化Ｔ
ＥＯＳまたは当業者に周知の他の誘電材によって構成し
てもよい。平坦化誘電層２２は通常は被着するが、他の
周知の方法を採用して形成してもよい。
２２は、基板１２の表面上に形成され、第１部分１６お
よびハードマスク２０を含んでいる。平坦化誘電層２２
はここでは二酸化ケイ素によって構成されるが、酸化Ｔ
ＥＯＳまたは当業者に周知の他の誘電材によって構成し
てもよい。平坦化誘電層２２は通常は被着するが、他の
周知の方法を採用して形成してもよい。
【００１５】平坦化誘電層２２の形成後、平坦化材層２
４が平坦化誘電層（２２）の上に形成される。層２４は
通常、層２２の上に延在している。層２４は、フォトレ
ジスト，ポリイミド，spin-on-glass または他の周知の
平坦化材によって構成してもよい。層２２と層２４はこ
れから説明する理由で、ほぼ１：１のエッチング比率を
有することが重要である。
４が平坦化誘電層（２２）の上に形成される。層２４は
通常、層２２の上に延在している。層２４は、フォトレ
ジスト，ポリイミド，spin-on-glass または他の周知の
平坦化材によって構成してもよい。層２２と層２４はこ
れから説明する理由で、ほぼ１：１のエッチング比率を
有することが重要である。
【００１６】今度は特に図３を参照する。平坦化材層２
４の形成後、層２４，２２をエッチバックしてハードマ
スク２０を露出させる。平坦化誘電層２２は、ハードマ
スク２０の表面の下でエッチングするのが望ましい。通
常、層２４，２２のエッチングは反応性イオン・エッチ
ングによって行う。一様なエッチングが得られ、優れた
平坦性が得られるように、層２４，２２のエッチング比
率は上述のようにほぼ１：１にすることが重要である。
平坦化誘電層２２が二酸化ケイ素によって構成される場
合には、周知の各種平坦化材と共に、フレオンおよび酸
素に関する周知の化学的性質を利用して平面を提供でき
る。
４の形成後、層２４，２２をエッチバックしてハードマ
スク２０を露出させる。平坦化誘電層２２は、ハードマ
スク２０の表面の下でエッチングするのが望ましい。通
常、層２４，２２のエッチングは反応性イオン・エッチ
ングによって行う。一様なエッチングが得られ、優れた
平坦性が得られるように、層２４，２２のエッチング比
率は上述のようにほぼ１：１にすることが重要である。
平坦化誘電層２２が二酸化ケイ素によって構成される場
合には、周知の各種平坦化材と共に、フレオンおよび酸
素に関する周知の化学的性質を利用して平面を提供でき
る。
【００１７】ハードマスク２０が存在するために、層２
４，２２のエッチングは比較的不正確でもよくなり、層
２２をもっと厚くできる。ハードマスク２０を露出する
ことは必須条件であるが、エッチング後の平坦化誘電層
２２の表面は、ハードマスク２０の上部表面に対して必
ずしも一定の高さでなくてもよい。また、層２２をエッ
チングして第１部分１６を露出させるわけではないの
で、比較的厚いままにできる。平坦化誘電層２２は、Ｍ
ＥＳＦＥＴ１０のゲート容量を比較的小さく保てるよう
に、平坦化エッチング後、一定範囲の所望の厚さをもつ
ことを理解されたい。平坦化誘電層２２の最終的な厚さ
は、個々の用途に応じて変化する。
４，２２のエッチングは比較的不正確でもよくなり、層
２２をもっと厚くできる。ハードマスク２０を露出する
ことは必須条件であるが、エッチング後の平坦化誘電層
２２の表面は、ハードマスク２０の上部表面に対して必
ずしも一定の高さでなくてもよい。また、層２２をエッ
チングして第１部分１６を露出させるわけではないの
で、比較的厚いままにできる。平坦化誘電層２２は、Ｍ
ＥＳＦＥＴ１０のゲート容量を比較的小さく保てるよう
に、平坦化エッチング後、一定範囲の所望の厚さをもつ
ことを理解されたい。平坦化誘電層２２の最終的な厚さ
は、個々の用途に応じて変化する。
【００１８】平坦化誘電層２２を所望の通りにエッチン
グして、ハードマスクを露出させたなら、ハードマスク
２０を、図４のように除去する。ハードマスク２０は、
第１部分１６または平坦化誘電層２２に余り影響を与え
ないように、エッチング液によって選択的に除去するこ
とが望ましい。したがって、ハードマスク２０はゲート
電極１８の第１部分１６または平坦化誘電層２２と同一
の材料で構成しないことが望ましい。開口部２６は、ハ
ードマスクの除去後、平坦化誘電層２２の中の、以前ハ
ードマスクが配置されていたところに形成される。第１
部分１６は開口部２６の中で露出される。
グして、ハードマスクを露出させたなら、ハードマスク
２０を、図４のように除去する。ハードマスク２０は、
第１部分１６または平坦化誘電層２２に余り影響を与え
ないように、エッチング液によって選択的に除去するこ
とが望ましい。したがって、ハードマスク２０はゲート
電極１８の第１部分１６または平坦化誘電層２２と同一
の材料で構成しないことが望ましい。開口部２６は、ハ
ードマスクの除去後、平坦化誘電層２２の中の、以前ハ
ードマスクが配置されていたところに形成される。第１
部分１６は開口部２６の中で露出される。
【００１９】ＭＥＳＦＥＴ１０などのＩＩ−ＶＩ族およ
びＩＩＩ−Ｖ族化合物半導体の製造中、基板は能動状態
にしなければならない。ガリウムひ素基板１２の場合に
は、能動温度は摂氏８００度以上になることが多い。そ
のため、ゲート電極１８の第１部分１６および平坦化誘
電層２２は高温の基板能動温度に耐えられることが重要
である。ハードマスク２０を除去する前に基板１２が能
動化する場合には、ハードマスク２０の構成材も、高温
の基板能動温度に耐えられることが重要である。基板の
能動化の前に、ハードマスクを除去する場合はその必要
はない。タングステンや、タングステンもしくはチタン
含有の混合物などの耐熱金属は、摂氏８００度以上の温
度まで加熱しても、分解したり、またはガリウムひ素基
板１２と化学的に反応したりしない。また、平坦化誘電
層２２内で使用する二酸化ケイ素も摂氏８００度以上の
温度に耐え、分解したり、またはガリウムひ素基板１２
もしくはゲート電極１８の第１部分１６と化学的に反応
したりしない。非耐熱金属の第１部分１６を使用する非
自己整合のゲート工程処理の場合には、工程処理の温度
が低くなる関係から、他の材料を使用してもよい。
びＩＩＩ−Ｖ族化合物半導体の製造中、基板は能動状態
にしなければならない。ガリウムひ素基板１２の場合に
は、能動温度は摂氏８００度以上になることが多い。そ
のため、ゲート電極１８の第１部分１６および平坦化誘
電層２２は高温の基板能動温度に耐えられることが重要
である。ハードマスク２０を除去する前に基板１２が能
動化する場合には、ハードマスク２０の構成材も、高温
の基板能動温度に耐えられることが重要である。基板の
能動化の前に、ハードマスクを除去する場合はその必要
はない。タングステンや、タングステンもしくはチタン
含有の混合物などの耐熱金属は、摂氏８００度以上の温
度まで加熱しても、分解したり、またはガリウムひ素基
板１２と化学的に反応したりしない。また、平坦化誘電
層２２内で使用する二酸化ケイ素も摂氏８００度以上の
温度に耐え、分解したり、またはガリウムひ素基板１２
もしくはゲート電極１８の第１部分１６と化学的に反応
したりしない。非耐熱金属の第１部分１６を使用する非
自己整合のゲート工程処理の場合には、工程処理の温度
が低くなる関係から、他の材料を使用してもよい。
【００２０】図５は、本発明に基づくＭＥＳＦＥＴ１０
の一部を高倍率で拡大した断面図である。ハードマスク
を除去したなら、ゲート電極１８の第２部分２８が形成
される。図に示すように、ゲート電極１８の第２部分２
８は開口部２６内に形成され、ゲート電極１８の第１部
分１６に結合する。さらに、第２部分２８の一部は、平
坦化誘電層２２の上に配置され、開口部２６の縁を越え
て横方向に延在する。ゲート電極１８の第２部分２８
は、平坦化誘電層２２の上および開口部２６内にコンフ
ォーマル金属層を被着し、ついでコンフォーマル層のパ
ターン化およびエッチングを行って、図に示すＴ形第２
部分２８を提供することによって形成する。第２部分２
８はアルミニウム，アルミニウム／銅，アルミニウム／
ケイ素銅，金，チタン，タングステン等を含む周知の多
くの金属の１つで構成できる。
の一部を高倍率で拡大した断面図である。ハードマスク
を除去したなら、ゲート電極１８の第２部分２８が形成
される。図に示すように、ゲート電極１８の第２部分２
８は開口部２６内に形成され、ゲート電極１８の第１部
分１６に結合する。さらに、第２部分２８の一部は、平
坦化誘電層２２の上に配置され、開口部２６の縁を越え
て横方向に延在する。ゲート電極１８の第２部分２８
は、平坦化誘電層２２の上および開口部２６内にコンフ
ォーマル金属層を被着し、ついでコンフォーマル層のパ
ターン化およびエッチングを行って、図に示すＴ形第２
部分２８を提供することによって形成する。第２部分２
８はアルミニウム，アルミニウム／銅，アルミニウム／
ケイ素銅，金，チタン，タングステン等を含む周知の多
くの金属の１つで構成できる。
【００２１】図６〜図８は、本発明に基づき工程処理中
の、ＭＥＳＦＥＴ３０の一部を高倍率で拡大した断面図
である。ＭＳＦＥＴ３０の多くの特徴は、前述のＭＥＳ
ＦＥＴ１０に関連して述べた特徴とほぼ同じであり、こ
こでは繰り返さない。ＭＥＳＦＥＴ３０は、ここではド
ーピングしたチャネル領域３４を有しているガリウムひ
素基板３２を含む。ゲート電極３８の第１部分３６は、
基板３２の表面上でチャネル領域３４の上に形成され
る。第１部分３６はタングステンによって構成するのが
望ましく、基板１２の表面上にコンフォーマル・タング
ステン層を形成し、このコンフォーマル層をエッチング
して第１部分３６を得ることによって製造する。平坦化
誘電層４０は基板３２の表面上に形成され、第１部分３
６を含んでいる。平坦化誘電層４０はここでは二酸化ケ
イ素によって構成される。
の、ＭＥＳＦＥＴ３０の一部を高倍率で拡大した断面図
である。ＭＳＦＥＴ３０の多くの特徴は、前述のＭＥＳ
ＦＥＴ１０に関連して述べた特徴とほぼ同じであり、こ
こでは繰り返さない。ＭＥＳＦＥＴ３０は、ここではド
ーピングしたチャネル領域３４を有しているガリウムひ
素基板３２を含む。ゲート電極３８の第１部分３６は、
基板３２の表面上でチャネル領域３４の上に形成され
る。第１部分３６はタングステンによって構成するのが
望ましく、基板１２の表面上にコンフォーマル・タング
ステン層を形成し、このコンフォーマル層をエッチング
して第１部分３６を得ることによって製造する。平坦化
誘電層４０は基板３２の表面上に形成され、第１部分３
６を含んでいる。平坦化誘電層４０はここでは二酸化ケ
イ素によって構成される。
【００２２】ここで特に図７を参照する。平坦化誘電層
４０は、プレーナ表面をもつように、エッチバックされ
る。これは、当業者に周知の方法によって達成できる。
この場合も、平坦化エッチングの後、平坦化誘電層４０
の一部が、第１部分３６の上に配置されている限り、平
坦化エッチングの正確さは必須ではない。平坦化誘電層
４０を平坦化したなら、フォトレジスト層４２を上に形
成してパターン化し、開口部が、平坦化誘電層４０を抜
けてゲート電極３８の第１部分へと形成できるようにす
る。パターン化したフォトレジスト層４２は、第１部分
３６の上にほぼ配置されているように図示されている
が、正確な配置が必須条件ではないことを理解された
い。
４０は、プレーナ表面をもつように、エッチバックされ
る。これは、当業者に周知の方法によって達成できる。
この場合も、平坦化エッチングの後、平坦化誘電層４０
の一部が、第１部分３６の上に配置されている限り、平
坦化エッチングの正確さは必須ではない。平坦化誘電層
４０を平坦化したなら、フォトレジスト層４２を上に形
成してパターン化し、開口部が、平坦化誘電層４０を抜
けてゲート電極３８の第１部分へと形成できるようにす
る。パターン化したフォトレジスト層４２は、第１部分
３６の上にほぼ配置されているように図示されている
が、正確な配置が必須条件ではないことを理解された
い。
【００２３】ここで特に図８を参照する。開口部４４が
平坦化誘電層４０の中に形成され、第１部分３６の上部
表面を露出させる。開口部４４は周知の多くのエッチン
グ方法の１つによって形成できる。開口部４４を形成し
た後、フォトレジスト４２を除去する。フォトレジスト
４２の形成の前か、またはＭＥＳＦＥＴ３０からこれを
除去した後のいずれかに、基板３２を能動化できる。前
述のように、摂氏８００度以上の温度でこのような能動
が発生する。したがって、ゲート電極３８の第１部分３
６および平坦化誘電層４０は、これら高温の基板能動温
度に耐えられることがここでも重要である。
平坦化誘電層４０の中に形成され、第１部分３６の上部
表面を露出させる。開口部４４は周知の多くのエッチン
グ方法の１つによって形成できる。開口部４４を形成し
た後、フォトレジスト４２を除去する。フォトレジスト
４２の形成の前か、またはＭＥＳＦＥＴ３０からこれを
除去した後のいずれかに、基板３２を能動化できる。前
述のように、摂氏８００度以上の温度でこのような能動
が発生する。したがって、ゲート電極３８の第１部分３
６および平坦化誘電層４０は、これら高温の基板能動温
度に耐えられることがここでも重要である。
【００２４】図９は本発明に基づくＭＥＳＦＥＴ３０の
一部を高倍率で拡大した断面図である。開口部４４を形
成して基板３２を能動化した後、ゲート電極３８の第２
部分を開口部４４内ならびに開口部４４に隣接する平坦
化誘電層４０の部分の上に形成する。第２部分４６は、
平坦化誘電層４０の表面上および開口部４４の中にコン
フォーマル金属層を被着させ、ついでパターン化しエッ
チングしてＴ形第２部分４６を作ることによって形成す
る。
一部を高倍率で拡大した断面図である。開口部４４を形
成して基板３２を能動化した後、ゲート電極３８の第２
部分を開口部４４内ならびに開口部４４に隣接する平坦
化誘電層４０の部分の上に形成する。第２部分４６は、
平坦化誘電層４０の表面上および開口部４４の中にコン
フォーマル金属層を被着させ、ついでパターン化しエッ
チングしてＴ形第２部分４６を作ることによって形成す
る。
【００２５】図１０〜図１２は、本発明に基づき工程処
理中のＭＥＳＦＥＴ５０の一部を高倍率で拡大した断面
図である。ＭＥＳＦＥＴ５０の多くの特徴は、前述した
ＭＥＳＦＥＴ１０，３０の特徴とほぼ同じであるので、
繰り返さない。ＭＥＳＦＥＴ５０はここではガリウムひ
素によって構成される基板５２を含む。ドーピングした
チャネル領域５４は基板５２の中に形成される。ゲート
電極５８の第１部分５６は、基板５２の上でチャネル領
域５４の上に形成される。第１部分５６はここではタン
グステンによって構成されており、基板５２の上にコン
フォーマル・タングステン層を被着し、そこから第１部
分５６をエッチングすることによって形成されるのが望
ましい。図には示さないが、選択的ハードマスクを第１
部分５６の上に形成してもよい。ここでは二酸化ケイ素
によって構成される誘電層６０は、基板５２の表面上に
形成され、第１部分５６を含んでいる。フォトレジスト
層６２は誘電層６０の上に形成される。
理中のＭＥＳＦＥＴ５０の一部を高倍率で拡大した断面
図である。ＭＥＳＦＥＴ５０の多くの特徴は、前述した
ＭＥＳＦＥＴ１０，３０の特徴とほぼ同じであるので、
繰り返さない。ＭＥＳＦＥＴ５０はここではガリウムひ
素によって構成される基板５２を含む。ドーピングした
チャネル領域５４は基板５２の中に形成される。ゲート
電極５８の第１部分５６は、基板５２の上でチャネル領
域５４の上に形成される。第１部分５６はここではタン
グステンによって構成されており、基板５２の上にコン
フォーマル・タングステン層を被着し、そこから第１部
分５６をエッチングすることによって形成されるのが望
ましい。図には示さないが、選択的ハードマスクを第１
部分５６の上に形成してもよい。ここでは二酸化ケイ素
によって構成される誘電層６０は、基板５２の表面上に
形成され、第１部分５６を含んでいる。フォトレジスト
層６２は誘電層６０の上に形成される。
【００２６】ここで特に図１１を参照する。フォトレジ
スト層６２を選択エッチングして、誘電層６０を露出さ
せる。フォトレジスト層６２は、誘電層６０の、第１部
分５６の上に配置されている部分の下をエッチングす
る。酸素の化学的性質を利用すれば、誘電層６０に損傷
を与えずに、フォトレジスト層６２を選択エッチングで
きる。
スト層６２を選択エッチングして、誘電層６０を露出さ
せる。フォトレジスト層６２は、誘電層６０の、第１部
分５６の上に配置されている部分の下をエッチングす
る。酸素の化学的性質を利用すれば、誘電層６０に損傷
を与えずに、フォトレジスト層６２を選択エッチングで
きる。
【００２７】ここで特に図１２を参照する。第１部分５
６の上に配置された誘電層６０の露出部分をエッチング
して第１部分５６を露出させる。フッ素群の化学的性質
を利用すれば、第１部分５６またはフォトレジスト層６
２にあまり損傷を与えずに誘電層６０をエッチングでき
る。図に示すように、誘電層６０の表面は第１部分５６
の上部表面の下にくる。これは必須条件ではなく、誘電
層６０の元の厚さによって、また第１部分５６の上の誘
電層６０の内のどのくらいの部分をエッチングするかに
よって左右される。
６の上に配置された誘電層６０の露出部分をエッチング
して第１部分５６を露出させる。フッ素群の化学的性質
を利用すれば、第１部分５６またはフォトレジスト層６
２にあまり損傷を与えずに誘電層６０をエッチングでき
る。図に示すように、誘電層６０の表面は第１部分５６
の上部表面の下にくる。これは必須条件ではなく、誘電
層６０の元の厚さによって、また第１部分５６の上の誘
電層６０の内のどのくらいの部分をエッチングするかに
よって左右される。
【００２８】図１３は、本発明に基づくＭＥＳＦＥＴ５
０の一部を高倍率で拡大した断面図である。フォトレジ
スト層６２を除去した後、ゲート電極５８の第２部分６
４が第１部分の上に形成される。第２部分６４は、誘電
層６０および第１部分５６の上に形成されていたコンフ
ォーマル金属層をパターン化しエッチングすることによ
って形成される。この場合も、第２部分６４は第１部分
５６を越えて横方向に延在し、ゲート電極５８にＴ形構
成を付与する。
０の一部を高倍率で拡大した断面図である。フォトレジ
スト層６２を除去した後、ゲート電極５８の第２部分６
４が第１部分の上に形成される。第２部分６４は、誘電
層６０および第１部分５６の上に形成されていたコンフ
ォーマル金属層をパターン化しエッチングすることによ
って形成される。この場合も、第２部分６４は第１部分
５６を越えて横方向に延在し、ゲート電極５８にＴ形構
成を付与する。
【００２９】図５，図９，図１３に示す構造およびここ
で説明した製造方法は、先行技術に比べて大きな利点が
ある。第１に、ＭＥＳＦＥＴ１０，３０，５０は比較的
単純で安価な工程処理によって製造される。ゲート電極
１８，３８，５８の第２部分２８，４６，６４はそれぞ
れ耐熱金属によって構成されていないので、ＭＥＳＦＥ
Ｔ１０，３０，５０のゲート抵抗は比較的小さい。さら
にゲート抵抗を小さくするのが、ゲート電極１８，３
８，５８の第１部分１６，３６，５６を越えて横方向に
延在する第２部分２８，４６，６４のＴ形構成である。
平坦化誘電層２２，４０の厚さが増すことによって、Ｍ
ＥＳＦＥＴ１０，３０のゲート容量は減少する。平坦化
エッチングでは、平坦化誘電層２２，４０をエッチング
してゲート電極１８，３８の第１部分１６または３６を
それぞれ露出する必要がないので、平坦化誘電層２２，
４０の厚さを比較的厚く保てる。酸化物が厚くなると、
ゲート電極１８，３８の第２部分２８，４６の横方向に
延在している部分は、基板１２，３２の表面から遠くに
離され、ゲート容量がさらに減少する。
で説明した製造方法は、先行技術に比べて大きな利点が
ある。第１に、ＭＥＳＦＥＴ１０，３０，５０は比較的
単純で安価な工程処理によって製造される。ゲート電極
１８，３８，５８の第２部分２８，４６，６４はそれぞ
れ耐熱金属によって構成されていないので、ＭＥＳＦＥ
Ｔ１０，３０，５０のゲート抵抗は比較的小さい。さら
にゲート抵抗を小さくするのが、ゲート電極１８，３
８，５８の第１部分１６，３６，５６を越えて横方向に
延在する第２部分２８，４６，６４のＴ形構成である。
平坦化誘電層２２，４０の厚さが増すことによって、Ｍ
ＥＳＦＥＴ１０，３０のゲート容量は減少する。平坦化
エッチングでは、平坦化誘電層２２，４０をエッチング
してゲート電極１８，３８の第１部分１６または３６を
それぞれ露出する必要がないので、平坦化誘電層２２，
４０の厚さを比較的厚く保てる。酸化物が厚くなると、
ゲート電極１８，３８の第２部分２８，４６の横方向に
延在している部分は、基板１２，３２の表面から遠くに
離され、ゲート容量がさらに減少する。
【００３０】ここで説明する工程処理によって、平坦化
エッチングに対する許容度を大幅に高められる。平坦化
誘電層２２，４０をエッチングして第１部分１６，３６
をそれぞれ露出するわけではないので、平坦化誘電層２
２，４０が薄くなりすぎることはあまり問題にならな
い。唯一の必要条件は、平坦化誘電層２２，４０のエッ
チングによって、各誘電層が第１部分１６，３６の上部
表面上にあるように保つことである。さらに、ここで開
示した工程処理は、第２部分２８，４６を製造するのに
リフトオフ工程を必要とせず、このため通常遭遇するリ
フトオフ上の問題の多くを排除している。
エッチングに対する許容度を大幅に高められる。平坦化
誘電層２２，４０をエッチングして第１部分１６，３６
をそれぞれ露出するわけではないので、平坦化誘電層２
２，４０が薄くなりすぎることはあまり問題にならな
い。唯一の必要条件は、平坦化誘電層２２，４０のエッ
チングによって、各誘電層が第１部分１６，３６の上部
表面上にあるように保つことである。さらに、ここで開
示した工程処理は、第２部分２８，４６を製造するのに
リフトオフ工程を必要とせず、このため通常遭遇するリ
フトオフ上の問題の多くを排除している。
【図１】本発明に基づき工程処理中のＭＥＳＦＥＴの一
部を高倍率で拡大した断面図である。
部を高倍率で拡大した断面図である。
【図２】本発明に基づき工程処理中のＭＥＳＦＥＴの一
部を高倍率で拡大した断面図である。
部を高倍率で拡大した断面図である。
【図３】本発明に基づき工程処理中のＭＥＳＦＥＴの一
部を高倍率で拡大した断面図である。
部を高倍率で拡大した断面図である。
【図４】本発明に基づき工程処理中のＭＥＳＦＥＴの一
部を高倍率で拡大した断面図である。
部を高倍率で拡大した断面図である。
【図５】本発明に基づくＭＥＳＦＥＴの一部を高倍率で
拡大した断面図である。
拡大した断面図である。
【図６】本発明に基づき工程処理中のＭＥＳＦＥＴの一
部を高倍率で拡大した断面図である。
部を高倍率で拡大した断面図である。
【図７】本発明に基づき工程処理中のＭＥＳＦＥＴの一
部を高倍率で拡大した断面図である。
部を高倍率で拡大した断面図である。
【図８】本発明に基づき工程処理中のＭＥＳＦＥＴの一
部を高倍率で拡大した断面図である。
部を高倍率で拡大した断面図である。
【図９】本発明に基づくＭＥＳＦＥＴの一部を高倍率で
拡大した断面図である。
拡大した断面図である。
【図１０】本発明に基づき工程処理中のＭＥＳＦＥＴの
一部を高倍率で拡大した断面図である。
一部を高倍率で拡大した断面図である。
【図１１】本発明に基づき工程処理中のＭＥＳＦＥＴの
一部を高倍率で拡大した断面図である。
一部を高倍率で拡大した断面図である。
【図１２】本発明に基づき工程処理中のＭＥＳＦＥＴの
一部を高倍率で拡大した断面図である。
一部を高倍率で拡大した断面図である。
【図１３】本発明に基づくＭＥＳＦＥＴの一部を高倍率
で拡大した断面図である。
で拡大した断面図である。
１０，３０，５０ ＭＥＳＦＥＴ １２，３２，５２ 基板 １４，３４，５４ チャネル領域 １６，３６，５６ 第１ゲート部分 １８，３８，５８ ゲート電極 ２０ ハードマスク ２２，４０ 平坦化誘電層 ２４ 平坦化材層 ２８，４６，６４ 第２ゲート部分 ４２ フォトレジスト層 ４４ 開口部 ６０ 誘電層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/48 Ｄ 7738−4Ｍ Ｈ 7738−4Ｍ Ｐ 7738−4Ｍ 29/50 Ｊ 7738−4Ｍ (72)発明者 ジェニファー・ジョンソン アメリカ合衆国アリゾナ州チャンドラー、 ノース・ブルムース・サークル４
Claims (4)
- 【請求項１】 ＩＩ−ＶＩ族およびＩＩＩ−Ｖ族化合物
半導体ＦＥＴの中に金属ゲート電極（１８）を製造する
方法であって、前記製造方法は：ＩＩ−ＶＩ族またはＩ
ＩＩ−Ｖ族化合物半導体基板（１２）を設ける段階；前
記基板（１２）の上にゲート電極（１８）の第１部分
（１６）を形成する段階；前記ゲート電極（１８）の前
記第１部分（１６）の上にハードマスク層（２０）を形
成する段階；前記基板（１２）の上に平坦化誘電層（２
２）形成し、前記平坦化誘電層（２２）の中で前記ハー
ドマスク層（２０）が露出される段階；前記ハードマス
ク層（２０）を除去する段階；および前記第１部分（１
６）の上に前記ゲート電極（１８）の第２部分（２８）
を形成する段階；によって構成されることを特徴とする
前記の金属ゲート電極（１８）の製造方法。 - 【請求項２】 ＩＩＩ−Ｖ族化合物半導体ＦＥＴの中に
金属ゲート電極（１８）を製造する方法であって、前記
製造方法は：ガリウムひ素基板（１２）を設け、その上
にゲート電極（１８）を形成する段階；前記基板（１
２）の上に第１ゲート金属層（１６）を形成し、前記第
１ゲート金属層（１６）は耐熱金属または耐熱金属混合
物によって構成されることを特徴とする段階；前記第１
ゲート金属層（１６）の上にハードマスク層（２０）を
形成する段階；前記第１ゲート金属層（１６）および前
記ハードマスク層（２０）をパターン化し、エッチング
して、上にハードマスク（２０）を有する第１ゲート部
分（１６）を形成する段階；前記基板（１２）の上に前
記第１ゲート部分（１６）および前記ハードマスク（２
０）を含む平坦化誘電層（２２）を形成する段階；前記
平坦化誘電層（２２）を平坦化して前記ハードマスクを
露出させる段階；前記第１ゲート部分（１６）または前
記平坦化誘電層（２２）に大きな影響を与えないで、前
記ハードマスク（２０）を選択的に除去する段階；前記
第１ゲート部分（１６）および前記平坦化誘電層（２
２）の上に第２ゲート金属層（２８）を形成する段階；
および前記第２ゲート金属層（２８）をパターン化して
エッチングして、第２ゲート部分（２８）を形成する段
階；によって構成されることを特徴とする前記の金属ゲ
ート電極（１８）を製造する方法。 - 【請求項３】 ＩＩ−ＶＩ族またはＩＩＩ−Ｖ族化合物
半導体ＦＥＴの中に金属ゲート電極（３８）を製造する
方法であって、前記製造方法は：ＩＩ−ＶＩ族またはＩ
ＩＩ−Ｖ族化合物半導体基板（３２）を設ける段階；前
記基板（３２）の上にゲート電極（３８）の第１部分
（３６）を形成する段階；前記基板（３２）の上に、前
記ゲート電極（３８）の前記第１部分（３６）を含む平
坦化誘電層（４０）を形成する段階；前記平坦化誘電層
（４０）内に開口部（４４）を形成して、前記ゲート電
極（３８）の前記第１部分（３６）を露出させる段階；
および前記開口部（４４）の中に前記ゲート電極（３
８）の第２部分（４６）を形成する段階；によって構成
されることを特徴とする前記の金属ゲート電極（３８）
の製造方法。 - 【請求項４】 ＩＩ−ＶＩ族およびＩＩＩ−Ｖ族半導体
ＦＥＴの中に金属ゲート電極（５８）を製造する方法で
あって、前記製造方法は：ＩＩ−ＶＩ族またはＩＩＩ−
Ｖ族化合物半導体基板（５２）を設ける段階；前記基板
（５２）の上に、ゲート電極（５８）の第１部分（５
６）を形成する段階；前記基板（５２）の上に、前記ゲ
ート電極（５８）の前記第１部分（５６）を含む誘電層
（６０）を形成する段階；前記誘電層（６０）の上にフ
ォトレジスト層（６２）を形成する段階；前記フォトレ
ジスト層（６２）をエッチングして、前記ゲート電極
（５８）の前記第１部分（５６）の上に配置された前記
誘電層（６０）の部分を露出させる段階；前記誘電層
（６０）の前記被露出部分をエッチングして、前記ゲー
ト電極（５８）の前記第１部分（５６）を露出させる段
階；および前記被露出第１部分（５６）の上に、前記ゲ
ート電極（５８）の第２部分を形成する段階；によって
構成されることを特徴とする前記の金属ゲート電極（５
８）の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US75739891A | 1991-09-10 | 1991-09-10 | |
| US757398 | 2001-01-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05211175A true JPH05211175A (ja) | 1993-08-20 |
Family
ID=25047674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26557892A Pending JPH05211175A (ja) | 1991-09-10 | 1992-09-09 | ゲート電極の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0531805A1 (ja) |
| JP (1) | JPH05211175A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7851831B2 (en) | 2007-04-03 | 2010-12-14 | Mitsubishi Electric Corporation | Transistor |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5455183A (en) * | 1994-01-03 | 1995-10-03 | Honeywell Inc. | Method for fabricating a FET having a dielectrically isolated gate connect |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4470874A (en) * | 1983-12-15 | 1984-09-11 | International Business Machines Corporation | Planarization of multi-level interconnected metallization system |
| US4753866A (en) * | 1986-02-24 | 1988-06-28 | Texas Instruments Incorporated | Method for processing an interlevel dielectric suitable for VLSI metallization schemes |
| JPS647570A (en) * | 1987-01-12 | 1989-01-11 | Int Standard Electric Corp | Manufacture of self-aligning field effect transistor |
| JPS6489470A (en) * | 1987-09-30 | 1989-04-03 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPH01109770A (ja) * | 1987-10-22 | 1989-04-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1992
- 1992-08-27 EP EP92114581A patent/EP0531805A1/en not_active Withdrawn
- 1992-09-09 JP JP26557892A patent/JPH05211175A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7851831B2 (en) | 2007-04-03 | 2010-12-14 | Mitsubishi Electric Corporation | Transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0531805A1 (en) | 1993-03-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6218710B1 (en) | Method to ensure isolation between source-drain and gate electrode using self aligned silicidation | |
| US4822749A (en) | Self-aligned metallization for semiconductor device and process using selectively deposited tungsten | |
| US4425700A (en) | Semiconductor device and method for manufacturing the same | |
| US4109372A (en) | Method for making an insulated gate field effect transistor utilizing a silicon gate and silicide interconnection vias | |
| EP0540446B1 (en) | Self-aligned contact studs for semiconductor structures | |
| JPS61230362A (ja) | チタニウム珪化物ゲート電極および相互接続の製作方法 | |
| JP2596962B2 (ja) | 半導体デバイス及びその製造方法 | |
| JPS6173370A (ja) | 半導体装置及びその製造方法 | |
| JPH0354464B2 (ja) | ||
| US4977100A (en) | Method of fabricating a MESFET | |
| US6046103A (en) | Borderless contact process for a salicide devices | |
| US4933297A (en) | Method for etching windows having different depths | |
| JPS6249750B2 (ja) | ||
| JPH0582519A (ja) | 半導体装置の配線及びその製造方法 | |
| US4937657A (en) | Self-aligned metallization for semiconductor device and process using selectively deposited tungsten | |
| JPH02138750A (ja) | 半導体装置の製造方法 | |
| EP0127814B1 (en) | Process for forming a narrow mesa on a substrate and process for making a self-aligned gate field effect transistor | |
| US4700455A (en) | Method of fabricating Schottky gate-type GaAs field effect transistor | |
| US4400867A (en) | High conductivity metallization for semiconductor integrated circuits | |
| JPH05211175A (ja) | ゲート電極の製造方法 | |
| US5237192A (en) | MESFET semiconductor device having a T-shaped gate electrode | |
| JPH04250620A (ja) | 半導体素子における金属接点の自己整合方法及び自己整合性半導体 | |
| JPS63273363A (ja) | 半導体装置の製造方法 | |
| JPH04368125A (ja) | 半導体装置及びその製造方法 | |
| JP2658884B2 (ja) | 半導体装置の製造方法 |