JPH04368125A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04368125A JPH04368125A JP19242091A JP19242091A JPH04368125A JP H04368125 A JPH04368125 A JP H04368125A JP 19242091 A JP19242091 A JP 19242091A JP 19242091 A JP19242091 A JP 19242091A JP H04368125 A JPH04368125 A JP H04368125A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
、厚い酸化膜の下の半導体領域と、配線用金属膜との電
気的接続を必要とするトランジスタ等の半導体装置及び
その製造方法に関する。
、厚い酸化膜の下の半導体領域と、配線用金属膜との電
気的接続を必要とするトランジスタ等の半導体装置及び
その製造方法に関する。
【０００２】
【従来の技術】従来、半導体基板上に形成された半導体
装置として、トランジスタを金属配線で互いに接続する
場合、配線材料と基板とのコンタクトをトランジスタの
アクティブ領域（以下、半導体素子の能動領域をアクテ
ィブ領域と呼ぶこととする。）で行っているため、ソー
ス及びドレイン領域等の電極半導体領域（半導体装置に
おいて、ソース、ドレイン等の電極機能を果たす半導体
領域を呼ぶこととする。）のはアクティブ領域内に形成
していた。
装置として、トランジスタを金属配線で互いに接続する
場合、配線材料と基板とのコンタクトをトランジスタの
アクティブ領域（以下、半導体素子の能動領域をアクテ
ィブ領域と呼ぶこととする。）で行っているため、ソー
ス及びドレイン領域等の電極半導体領域（半導体装置に
おいて、ソース、ドレイン等の電極機能を果たす半導体
領域を呼ぶこととする。）のはアクティブ領域内に形成
していた。
【０００３】またソース、ドレインの一部を厚い酸化膜
の下に設ける構造のトランジスタも考えられており、そ
の一例として特公昭５９−７２３０号明細書に示される
ものがあるが、直上で配線材とのコンタクトが取れず、
ソース、ドレイン領域とのコンタクトをとる部分までの
抵抗を低減するため、金属層を埋め込んだ構造としてい
る。
の下に設ける構造のトランジスタも考えられており、そ
の一例として特公昭５９−７２３０号明細書に示される
ものがあるが、直上で配線材とのコンタクトが取れず、
ソース、ドレイン領域とのコンタクトをとる部分までの
抵抗を低減するため、金属層を埋め込んだ構造としてい
る。
【０００４】
【発明が解決しようとしている課題】前述した従来例で
は、金属配線とソース及びドレイン領域とのコンタクト
は、トランジスタのアクティブ領域内に設置されていた
。そのためソース、ドレインの面積は、配線とのコンタ
クトをとるための穴を開けるため、広くとらなくてはな
らず、更にまた、加工工程でのマージンもそれに加わり
、実際の有効エリアより以上の面積を専有し、素子面積
が大きくなるという問題がある。
は、金属配線とソース及びドレイン領域とのコンタクト
は、トランジスタのアクティブ領域内に設置されていた
。そのためソース、ドレインの面積は、配線とのコンタ
クトをとるための穴を開けるため、広くとらなくてはな
らず、更にまた、加工工程でのマージンもそれに加わり
、実際の有効エリアより以上の面積を専有し、素子面積
が大きくなるという問題がある。
【０００５】また、厚い酸化膜を設けて複雑な段差形状
になる素子の場合は、金属配線となるＡｌ膜を段切れす
ることなく一様に形成するためには、ある厚さ以上の膜
厚が必要となり、さらに素子表面の段差（凹凸）を激し
くしてしまう問題がある。
になる素子の場合は、金属配線となるＡｌ膜を段切れす
ることなく一様に形成するためには、ある厚さ以上の膜
厚が必要となり、さらに素子表面の段差（凹凸）を激し
くしてしまう問題がある。
【０００６】表面の段差（凹凸）を緩和しようとした場
合、トランジスタのアクティブ領域を広げれば多少改善
されるが、素子が大きくなってしまい、微細化には向い
ていない。また酸化膜等の厚さを薄くすれば段差は小さ
くなるが、素子の信頼性上あまり好ましくなくなるとい
う問題がある。
合、トランジスタのアクティブ領域を広げれば多少改善
されるが、素子が大きくなってしまい、微細化には向い
ていない。また酸化膜等の厚さを薄くすれば段差は小さ
くなるが、素子の信頼性上あまり好ましくなくなるとい
う問題がある。
【０００７】上述のように従来のトランジスタにおいて
、アクティブ領域内で配線材料等とのコンタクトを取る
ことは、微細化や、信頼性に対して大きな障害となって
いる。
、アクティブ領域内で配線材料等とのコンタクトを取る
ことは、微細化や、信頼性に対して大きな障害となって
いる。
【０００８】（発明の目的）本発明は、トランジスタ等
の半導体装置のアクティブ領域外で、ソース、ドレイン
等の電極半導体領域と、配線材料との電気的接合を素子
周辺部の厚い半導体層に開けたコンタクトホールを介し
て形成することにより、半導体装置の微細化、及び表面
平滑化、及び薄膜化、及び信頼性を向上しようとするも
のである。
の半導体装置のアクティブ領域外で、ソース、ドレイン
等の電極半導体領域と、配線材料との電気的接合を素子
周辺部の厚い半導体層に開けたコンタクトホールを介し
て形成することにより、半導体装置の微細化、及び表面
平滑化、及び薄膜化、及び信頼性を向上しようとするも
のである。
【０００９】即ち本発明は、トランジスタにおいては、
アクティブ領域外でソース、ドレイン、基板とのコンタ
クトを取ることを可能とし、これによりトランジスタの
微細化を進め、素子の高集積化を計ることを目的とする
。
アクティブ領域外でソース、ドレイン、基板とのコンタ
クトを取ることを可能とし、これによりトランジスタの
微細化を進め、素子の高集積化を計ることを目的とする
。
【００１０】また、不純物導入選択性を有するメタルＣ
ＶＤ技術を利用し、半導体装置のアクティブ領域外から
基板とのコンタクトを取ることにより微細な素子の形成
を可能とする半導体装置の製造方法を提供することを目
的とする。
ＶＤ技術を利用し、半導体装置のアクティブ領域外から
基板とのコンタクトを取ることにより微細な素子の形成
を可能とする半導体装置の製造方法を提供することを目
的とする。
【００１１】
【課題を解決するための手段及び作用】本発明は、前記
課題を解決するための手段として、基板上に選択的に形
成された厚い酸化膜の下部に不純物領域を有する半導体
装置において、前記不純物領域の直上の前記厚い酸化膜
に開けられた孔を通して、前記不純物領域と、配線のた
めに設けられた金属膜とを電気的に接続したことを特徴
とする半導体装置を提供するものである。
課題を解決するための手段として、基板上に選択的に形
成された厚い酸化膜の下部に不純物領域を有する半導体
装置において、前記不純物領域の直上の前記厚い酸化膜
に開けられた孔を通して、前記不純物領域と、配線のた
めに設けられた金属膜とを電気的に接続したことを特徴
とする半導体装置を提供するものである。
【００１２】また、半導体素子のアクティブ領域外の保
護膜下に、不純物を含む電極半導体領域を設け、該電極
半導体領域の直上の前記保護膜に開孔を設け、該開孔を
介して、前記電極半導体領域と、配線金属との接合を形
成したことを特徴とし、また、前記不純物を含む電極半
導体領域がトランジスタを構成するソース、ドレイン領
域であることを特徴とする。
護膜下に、不純物を含む電極半導体領域を設け、該電極
半導体領域の直上の前記保護膜に開孔を設け、該開孔を
介して、前記電極半導体領域と、配線金属との接合を形
成したことを特徴とし、また、前記不純物を含む電極半
導体領域がトランジスタを構成するソース、ドレイン領
域であることを特徴とする。
【００１３】また、前記半導体装置の製造方法において
、不純物領域の直上の厚い酸化膜にコンタクトホールを
開け、該コンタクトホールを配線用金属の選択デポジシ
ョンで平坦に埋め、その後配線用金属を非選択デポジシ
ョンにより全面に形成し、配線パターンを形成すること
を特徴とする半導体装置の製造方法により、前記課題を
解決しようとするものである。
、不純物領域の直上の厚い酸化膜にコンタクトホールを
開け、該コンタクトホールを配線用金属の選択デポジシ
ョンで平坦に埋め、その後配線用金属を非選択デポジシ
ョンにより全面に形成し、配線パターンを形成すること
を特徴とする半導体装置の製造方法により、前記課題を
解決しようとするものである。
【００１４】本発明によれば、配線材料と半導体電極領
域とのコンタクトを、半導体装置のアクティブ領域外で
行うことにより、半導体素子の能動部分を小さくするこ
とが可能となる。
域とのコンタクトを、半導体装置のアクティブ領域外で
行うことにより、半導体素子の能動部分を小さくするこ
とが可能となる。
【００１５】更に、選択的に開孔部を埋め込み配線を行
うことにより、配線材料を薄くすることができる。
うことにより、配線材料を薄くすることができる。
【００１６】トランジスタのアクティブ領域外に、深い
コンタクトホールを開け、その部分をＡｌ等の配線用金
属の選択デポジションでコンタクトホールを平坦に埋め
、その後、例えばＡｌの非選択デポジションにより全面
にＡｌをデポする方法により、パターニングされたＡｌ
配線は、比較的段差の少ない平坦な部分に形成されるた
め、配線材料の微細化も同時に達成できる。
コンタクトホールを開け、その部分をＡｌ等の配線用金
属の選択デポジションでコンタクトホールを平坦に埋め
、その後、例えばＡｌの非選択デポジションにより全面
にＡｌをデポする方法により、パターニングされたＡｌ
配線は、比較的段差の少ない平坦な部分に形成されるた
め、配線材料の微細化も同時に達成できる。
【００１７】即ち、基板とコンタクトを取る部分を段差
（凹凸）の激しいトランジスタのアクティブ領域の外側
の平坦な部分に設け、開孔部に金属配線材を選択的に埋
め込み平坦化した後、配線部分をデポ（ｄｅｐｏｓｉｔ
ｉｏｎ） することで、従来のように配線材料を必要以
上に厚くし、抵抗値を上げてしまうことが避けられる。
（凹凸）の激しいトランジスタのアクティブ領域の外側
の平坦な部分に設け、開孔部に金属配線材を選択的に埋
め込み平坦化した後、配線部分をデポ（ｄｅｐｏｓｉｔ
ｉｏｎ） することで、従来のように配線材料を必要以
上に厚くし、抵抗値を上げてしまうことが避けられる。
【００１８】また、アクティブ領域の大部分を占めるコ
ンタクト領域をアクティブ領域外に出すことにより、素
子の微細化が可能となる。
ンタクト領域をアクティブ領域外に出すことにより、素
子の微細化が可能となる。
【００１９】これは例えば、半導体装置として、電解効
果型トランジスタを例にとれば、トランジスタを構成す
るソース、ドレイン領域を、アクティブ領域の外側に形
成することにより、トランジスタ素子を微細化すること
が可能となる。
果型トランジスタを例にとれば、トランジスタを構成す
るソース、ドレイン領域を、アクティブ領域の外側に形
成することにより、トランジスタ素子を微細化すること
が可能となる。
【００２０】
【実施例】図１は、本発明の半導体装置として、電解効
果型トランジスタの製造工程及び断面構造を説明するた
めの図である。以下同図の工程に従って説明する。
果型トランジスタの製造工程及び断面構造を説明するた
めの図である。以下同図の工程に従って説明する。
【００２１】同図において、まず半導体基板としては、
Ｐ型単結晶Ｓｉ（１００）１を用いた。この基板を十分
に清浄にした後、熱酸化法によりＳｉＯ２ 膜２を３５
０Å形成し、その上に不純物及び酸化性気体に対するマ
スク作用を有する被膜、例えばＳｉＮ膜３を減圧ＣＶＤ
法で１０００Å堆積した。
Ｐ型単結晶Ｓｉ（１００）１を用いた。この基板を十分
に清浄にした後、熱酸化法によりＳｉＯ２ 膜２を３５
０Å形成し、その上に不純物及び酸化性気体に対するマ
スク作用を有する被膜、例えばＳｉＮ膜３を減圧ＣＶＤ
法で１０００Å堆積した。
【００２２】このＳｉＮ膜３を所望のパターンに形成さ
れたレジストをマスクとして、フッ素系ガス、例えばＣ
Ｆ４ 等でドライエッチングを行った（図１（Ａ））。
れたレジストをマスクとして、フッ素系ガス、例えばＣ
Ｆ４ 等でドライエッチングを行った（図１（Ａ））。
【００２３】次にこのＳｉＮ膜３をマスクとしてＡｓイ
オンのイオン注入を行い、Ｓｉ基板中に不純物として、
Ａｓイオンを注入した。
オンのイオン注入を行い、Ｓｉ基板中に不純物として、
Ａｓイオンを注入した。
【００２４】もし、ここで素子の外側の領域にチャンネ
ルストップ機能が必要な場合は、マスク合わせを行い、
Ｂ＋ やＢＦ２＋イオンを注入しておけば良い。
ルストップ機能が必要な場合は、マスク合わせを行い、
Ｂ＋ やＢＦ２＋イオンを注入しておけば良い。
【００２５】次にこの基板を酸化性気体中で加熱酸化を
８０００Å行った後、熱リン酸溶液で、酸化の際にマス
クとなっていたＳｉＮ膜３を除去した。これによりトラ
ンジスタのアクティブ領域以外の所は、厚い酸化膜４に
被われ、ソース５、及びドレイン６となる領域は横方向
に拡散した一部を除き、厚い酸化膜４の下になる。
８０００Å行った後、熱リン酸溶液で、酸化の際にマス
クとなっていたＳｉＮ膜３を除去した。これによりトラ
ンジスタのアクティブ領域以外の所は、厚い酸化膜４に
被われ、ソース５、及びドレイン６となる領域は横方向
に拡散した一部を除き、厚い酸化膜４の下になる。
【００２６】初めに酸化したＳｉＯ２ 膜２をエッチン
グで除去した後、基板表面を十分に清浄にした後、ゲー
ト酸化を３５０Å行い、ゲート酸化膜７を得た。
グで除去した後、基板表面を十分に清浄にした後、ゲー
ト酸化を３５０Å行い、ゲート酸化膜７を得た。
【００２７】その後多結晶シリコンを４０００Å、減圧
ＣＶＤ法で堆積し、ゲート電極８のパターンを形成した
。そして、ゲートとソース、ドレインをセルフアライメ
ントするためのＡｓ＋ のインプランテーションを行っ
た（図中５’，６’）。
ＣＶＤ法で堆積し、ゲート電極８のパターンを形成した
。そして、ゲートとソース、ドレインをセルフアライメ
ントするためのＡｓ＋ のインプランテーションを行っ
た（図中５’，６’）。
【００２８】更に、その上方に常圧ＣＶＤ法により層間
絶縁膜９を８０００Å堆積し、ソース５及びドレイン６
と金属配線材料を接続するための孔１０を、レジストを
マスクとしてドライエッチングで開け、ソース５及びド
レイン６の表面を露出させた（図１（Ｂ））。
絶縁膜９を８０００Å堆積し、ソース５及びドレイン６
と金属配線材料を接続するための孔１０を、レジストを
マスクとしてドライエッチングで開け、ソース５及びド
レイン６の表面を露出させた（図１（Ｂ））。
【００２９】そして、基板をＣＶＤの反応室へ入れ１×
１０−８Ｔｏｒｒまで排気を行った。そして水素ガスを
キャリアガスとしたＤＭＡＨ（ジメチル アルミニウ
ム ハイドライド）とＳｉ２ Ｈ６ を供給した。
１０−８Ｔｏｒｒまで排気を行った。そして水素ガスを
キャリアガスとしたＤＭＡＨ（ジメチル アルミニウ
ム ハイドライド）とＳｉ２ Ｈ６ を供給した。
【００３０】更に反応ガスとしてＨ２ を流し、反応室
内の圧力を１．５Ｔｏｒｒとした。この際のＤＭＡＨの
分圧は１．５×１０−４Ｔｏｒｒ，Ｓｉ２ Ｈ６ の分
圧は２×１０−６Ｔｏｒｒとした。
内の圧力を１．５Ｔｏｒｒとした。この際のＤＭＡＨの
分圧は１．５×１０−４Ｔｏｒｒ，Ｓｉ２ Ｈ６ の分
圧は２×１０−６Ｔｏｒｒとした。
【００３１】その後ランプを点燈し、ウェハを２７０℃
まで直接加熱を行った。この様にしてＡｌ−Ｓｉでソー
ス、ドレイン上の孔１０を埋め込んだ。
まで直接加熱を行った。この様にしてＡｌ−Ｓｉでソー
ス、ドレイン上の孔１０を埋め込んだ。
【００３２】埋め込んだＡｌ−Ｓｉ膜の膜厚が層間絶縁
膜９の上部と同じ高さになった時に堆積を中止した。
膜９の上部と同じ高さになった時に堆積を中止した。
【００３３】そして５×１０−６Ｔｏｒｒまで排気する
。 そして真空中で５×１０−６Ｔｏｒｒまで排気されたス
パッタ室へゲートバルブを開け、真空中で搬送した。
。 そして真空中で５×１０−６Ｔｏｒｒまで排気されたス
パッタ室へゲートバルブを開け、真空中で搬送した。
【００３４】スパッタ室をアルゴンガス雰囲気で３．５
×１０−３Ｔｏｒｒにした後、ウェハホルダーを２５０
℃に加熱を行い、ＤＣ７ＫＷのパワーで放電を行い、Ａ
ｌ−Ｓｉターゲットをアルゴンイオンでたたき、配線材
料として、基板にＡｌ−Ｓｉ膜１２をスパッタ蒸着した
。
×１０−３Ｔｏｒｒにした後、ウェハホルダーを２５０
℃に加熱を行い、ＤＣ７ＫＷのパワーで放電を行い、Ａ
ｌ−Ｓｉターゲットをアルゴンイオンでたたき、配線材
料として、基板にＡｌ−Ｓｉ膜１２をスパッタ蒸着した
。
【００３５】孔１０を埋め込んだ後、一度大気にさらし
たりした場合は、Ａｌ−Ｓｉのスパッタ蒸着を行う前に
アルゴンイオンのＲＦエッチングを行い、Ａｌ−Ｓｉの
ＣＶＤ膜表面の酸化物で１００Å程度削ってやる必要が
ある。
たりした場合は、Ａｌ−Ｓｉのスパッタ蒸着を行う前に
アルゴンイオンのＲＦエッチングを行い、Ａｌ−Ｓｉの
ＣＶＤ膜表面の酸化物で１００Å程度削ってやる必要が
ある。
【００３６】そして所望のパターンにＡｌ−Ｓｉスパッ
タ膜を加工し、配線材を得た後、保護膜１３を形成し外
部と接続用の孔を開けた。
タ膜を加工し、配線材を得た後、保護膜１３を形成し外
部と接続用の孔を開けた。
【００３７】厚い酸化膜４の下のソース５、ドレイン６
とのコンタクトを良好にするためにＰ＋ やＡｓ＋ を
イオン注入（図中１４）してやっても良い（図１（Ｃ）
）。
とのコンタクトを良好にするためにＰ＋ やＡｓ＋ を
イオン注入（図中１４）してやっても良い（図１（Ｃ）
）。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
半導体装置して、例えばトランジスタのソース、ドレイ
ン等の不純物領域の直上の、厚い酸化膜に開けられた孔
を通して、前記不純物領域と、配線のために設けられた
金属膜とを電気的に接続することにより、半導体素子の
微細化、及び平坦化、及び信頼性を向上させる効果が得
られる。
半導体装置して、例えばトランジスタのソース、ドレイ
ン等の不純物領域の直上の、厚い酸化膜に開けられた孔
を通して、前記不純物領域と、配線のために設けられた
金属膜とを電気的に接続することにより、半導体素子の
微細化、及び平坦化、及び信頼性を向上させる効果が得
られる。
【００３９】これは例えば、トランジスタのソース及び
ドレイン領域の大半を、厚い酸化膜の下に設け、その部
分で金属配線材料とのコンタクトをとることにより、ト
ランジスタのアクティブ領域を小さくすることができ、
素子の微細化ができるという効果が得られる。
ドレイン領域の大半を、厚い酸化膜の下に設け、その部
分で金属配線材料とのコンタクトをとることにより、ト
ランジスタのアクティブ領域を小さくすることができ、
素子の微細化ができるという効果が得られる。
【００４０】また、素子の凹凸の激しいアクティブ領域
内に配線を引きまわす必要がなくなり、平坦な部分にパ
ターニングすればよくなるため、配線材料等の不必要な
厚膜化が不要となり、微細化に有利に働く。
内に配線を引きまわす必要がなくなり、平坦な部分にパ
ターニングすればよくなるため、配線材料等の不必要な
厚膜化が不要となり、微細化に有利に働く。
【００４１】また本発明の、従来より微細な半導体装置
を用いることにより、回路の高集積化、高機能化を達成
することができ、今後コンパクトで高度化する情報産業
機器の性能向上を計ることができる。
を用いることにより、回路の高集積化、高機能化を達成
することができ、今後コンパクトで高度化する情報産業
機器の性能向上を計ることができる。
【図１】本発明の半導体装置の製造工程を説明するため
の断面図。
の断面図。
１ 半導体基板
２ 熱酸化膜（ＳｉＯ２ 膜）
３ ＣＶＤ ＳｉＮ膜
４ 熱酸化膜
５ ソース領域
５’ ソース領域（イオンインプランテーション部）
６ ドレイン領域 ６’ ドレイン領域（イオンインプランテーション部
）７ 熱酸化膜（ゲート酸化膜） ８ ゲート電極 ９ 層間絶縁膜 １０ 孔 １１ 選択ＣＶＤ Ａｌ膜（Ａｌ−Ｓｉ膜）１２
非選択ＣＶＤ Ａｌ膜（Ａｌ−Ｓｉ膜）１３ Ｃ
ＶＤ絶縁膜（保護膜）
６ ドレイン領域 ６’ ドレイン領域（イオンインプランテーション部
）７ 熱酸化膜（ゲート酸化膜） ８ ゲート電極 ９ 層間絶縁膜 １０ 孔 １１ 選択ＣＶＤ Ａｌ膜（Ａｌ−Ｓｉ膜）１２
非選択ＣＶＤ Ａｌ膜（Ａｌ−Ｓｉ膜）１３ Ｃ
ＶＤ絶縁膜（保護膜）
Claims (4)
- 【請求項１】 基板上に選択的に形成された厚い酸化
膜の下部に不純物領域を有する半導体装置において、前
記不純物領域の直上の前記厚い酸化膜に開けられた孔を
通して、前記不純物領域と、配線のために設けられた金
属膜とを電気的に接続したことを特徴とする半導体装置
。 - 【請求項２】 半導体素子のアクティブ領域外の保護
膜下に、不純物を含む電極半導体領域を設け、該電極半
導体領域の直上の前記保護膜に開孔を設け、該開孔を介
して、前記電極半導体領域と、配線金属との接合を形成
したことを特徴とする半導体装置。 - 【請求項３】 前記不純物を含む電極半導体領域がト
ランジスタを構成するソース、ドレイン領域であること
を特徴とする請求項２に記載の半導体装置。 - 【請求項４】 請求項１に記載の半導体装置の製造方
法において、不純物領域の直上の厚い酸化膜にコンタク
トホールを開け、該コンタクトホールを配線用金属の選
択デポジションで平坦に埋め、その後配線用金属を非選
択デポジションにより全面に形成し、配線パターンを形
成することを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19242091A JPH04368125A (ja) | 1991-06-14 | 1991-06-14 | 半導体装置及びその製造方法 |
| EP19920109955 EP0519352A3 (en) | 1991-06-14 | 1992-06-12 | Semiconductor device provided with contact through a thick insulating film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19242091A JPH04368125A (ja) | 1991-06-14 | 1991-06-14 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04368125A true JPH04368125A (ja) | 1992-12-21 |
Family
ID=16291023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19242091A Pending JPH04368125A (ja) | 1991-06-14 | 1991-06-14 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0519352A3 (ja) |
| JP (1) | JPH04368125A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5989633A (en) * | 1996-04-29 | 1999-11-23 | Applied Materials, Inc. | Process for overcoming CVD aluminum selectivity loss with warm PVD aluminum |
| US5924983A (en) * | 1996-04-29 | 1999-07-20 | Minnesota Mining And Manufacturing Company | Electrical conductor for biomedical electrodes and biomedical electrodes prepared therefrom |
| US6110828A (en) * | 1996-12-30 | 2000-08-29 | Applied Materials, Inc. | In-situ capped aluminum plug (CAP) process using selective CVD AL for integrated plug/interconnect metallization |
| CN102818725B (zh) * | 2012-09-17 | 2014-08-06 | 洛阳特耐实验设备有限公司 | 自动熔样机的坩埚摆动、倒样联动机构 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4753709A (en) * | 1987-02-05 | 1988-06-28 | Texas Instuments Incorporated | Method for etching contact vias in a semiconductor device |
-
1991
- 1991-06-14 JP JP19242091A patent/JPH04368125A/ja active Pending
-
1992
- 1992-06-12 EP EP19920109955 patent/EP0519352A3/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| EP0519352A3 (en) | 1993-01-07 |
| EP0519352A2 (en) | 1992-12-23 |
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