JPH01109770A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH01109770A
JPH01109770A JP62268435A JP26843587A JPH01109770A JP H01109770 A JPH01109770 A JP H01109770A JP 62268435 A JP62268435 A JP 62268435A JP 26843587 A JP26843587 A JP 26843587A JP H01109770 A JPH01109770 A JP H01109770A
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film
heat
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heat resisting
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Minoru Noda
実 野田
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分舒〕 この発明は、半導体装置、特に、ショットキ障壁ゲート
電界効果トランジスタの製造方法に関するものである。
〔従来の技術〕
従来、耐熱性ゲートを用いたショットキ障壁ゲート電界
効果トランジスタ（ＭＥＳＦＥＴ）の高周波特性を向上
さ香るために、耐熱性ゲート上に低抵抗材料膜を形成し
てゲート抵抗を低減する構造がある。そめ典型的な構造
を第２図に示す。
第２図のＦＥＴ構造を作製する従来の作製プロセスを第
５図（ａ）〜（ｄ）によって説明する。
まず、第３図（ａ）に示すように、単導体基板、例えば
半絶縁性ＧａＡｓ基板１上に活性層２を形成した後、半
絶縁性ＧａＡｓ基板１上に耐熱性材料をパターンニング
して耐熱性ゲート３を形成し、続いて第３図（ｂ）に示
すように、全面にレジスト４を形成した後写真製版を行
い、耐熱性ゲート３上にレジストパターンを形成し、次
いで、゛第３図（Ｃ）に示すように、全面に低抵抗材料
５′を成膜する。次に、第３図（ｄ）に示すように、リ
フトオフして耐熱性ゲート３上に低抵抗材料パターン５
を形成する。
〔発明が解決しようとする問題点〕
上記のように、従来の作製プロセスでは、耐熱性ゲート
３を形成後、新にレジストパターン合わせをした後、低
抵抗材料５′の成膜を行うので、サブミクロン長の耐熱
性ゲート３上に低抵抗材料パターン５を制御性よく形成
するのは非常に困難であるなどの問題点があった。
この発明は、上記のような問題点を解決するためになさ
れたもので、サブミクロン長の耐熱性材料膜上に低抵抗
材料膜を制御性よく形成できる半導体装置の製造方法を
得ることを目的とする。
〔問題点を解決するための手段〕
この発明に係る半導体装置の製造方法は、半導体基板上
にそれぞれ被エツチング特性の異なる耐熱性材料膜から
なる２層構造のゲート電極パターンを形成する工程、全
面にレジスト膜を塗布した後、このレジスト膜をエツチ
ングし、ゲート電極パターンの上層の耐熱性材料膜の頭
出しを行う工程、上層の耐熱性材料膜を除去した後、全
面に低抵抗材料を成膜する工程、ゲート電極パターンの
下層の耐熱性材料膜上にセルファラインに低抵抗材料膜
を形成する工程を含むようにしたものである。
〔作用〕
この発明においては、パターンニングされた耐熱性材料
膜とその上に形成する低抵抗材料膜をセルファラインに
作製することからサブミクロンの耐熱性材料膜上へ形成
される低抵抗材料膜の制御性が向上する。
（実施例） 以下、この発明の一実施例について説明する。
第１図（ａ）〜（ｆ）はこの発明の一実施例を説明する
ための工程断面図である。まず、第１図（ａ）に示すよ
うに、半導体基板、例えば半絶縁性ＧａＡｓ基板１上に
活性層２を形成し、その後、異なる材料からなり、それ
ぞれ被エツチング特性の異なる２層構造の耐熱性材料膜
３ａ、３ｂからなるゲート電極パターンを形成する。次
に、第１図（ｂ）に示すように、半絶縁性ＧａＡｓ基板
１上にレジスト塗布膜４を形成する。次いで、第１図（
Ｃ）に示すように、レジスト塗布膜４のみを選択エツチ
ングして、ゲート電極パターンの上層の耐熱性材料膜３
ａの頭出しを行う。次に、第１図（ｄ）に示すように、
頭出しのされた耐熱性材料膜３ａを選択エツチングして
下層の耐熱性材料膜３ｂのみを残す。次いで、第１図（
ｅ）に示すように、レジスト塗布膜４の膜厚と、下層の
耐熱性材料膜３ｂの厚さの差より薄い低抵抗材料５′を
、例えば蒸着により成膜する。最後に、第１図（ｆ）に
示すように、リフトオフな行うことにより耐熱性材料膜
３ｂ上に低抵抗材料膜５がセルファラインに形成された
２層構造のゲート電極１０が形成される。
この発明では、第１図に示すように、耐熱性材料膜３ｂ
上にセルファラインに低抵抗材料膜５が形成できるので
、第１層（下層）に耐熱性材料。
第２層（上層）に低抵抗材料の２層膜からなるサブミク
ロンゲートの加工形状を制御性よく形成できる。したが
って、ウェハ内あるいはロットごとで安定した良好な高
周波特性を有するＭＥＳＦＥＴを作製することができる
。
なお、上記実施例では、ＭＥＳＦＥＴについて述べたが
、ＭＩ　５ＦＥＴ　（ＭＯＳＦＥＴ）　のゲート形成方
法としてもこの発明を適用できることはもちろんである
。
〔発明の効果〕
以上説明したように、この発明は、半導体基板上にそれ
ぞれ被エツチング特性の異なる耐熱性材料膜からなる２
層構造のゲート電極パターンを形成する工程、全面にレ
ジスト膜を塗布した後、このレジスト膜をエツチングし
、ゲート電極パターンの上層の耐熱性材料膜の頭出しを
行う工程、上層の耐熱性材料膜を除去した後、全面に低
抵抗材料を成膜する工程、ゲート電極パターンの下層の
耐熱性材料膜上にセルファラインに低抵抗材料膜を形成
する工程を含むようにしたので、特にサブミクロゲート
長でも制御性よく安定したゲート形状を確保でき、ラン
ドウランで安定した良好な高周波特性を有する半導体装
置を作製できる効果がある。
【図面の簡単な説明】
第１図（ａ）〜（ｆ）はこの発明の一実施例を説明する
ための各工程におけるＭＥＳＦＥＴの概略断面図、第２
図は従来の２層ゲートを有するＭＥＳＦＥＴの典型的な
構造を示す断面図、第３図（ａ）〜（ｄ）は、第２図に
示したＦＥＴ構造を作製する従来の作製プロセスを説明
する断面図である。 図において、１は半絶縁性ＧａＡｓ基板、２はＦＥＴの
活性層、３ａ、３ｂは耐熱性材料膜、４はレジスト塗布
膜、５は低抵抗材料膜、１０はゲート電極である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人　大　岩　増　雄　　　　（外２名）第１図 第２図 第３図 手続補正書（自発） 昭和　　年　　月　　日 、事件の表示　　　特願昭６２−２６８４３５号２、発
明の名称　　半導体装置の９１Ｊ、造方法］、補正をす
る者 事件との関係　特許出願人 住　所　　　　東京都千代田区丸の内二丁目２番３号名
　称　　（６０１）三菱電機株式会社代表者志岐守哉 、代理人 住　所　　　　東京都千代田区丸の内二丁目２番３号５
、補正の対象 明細書の特許請求の範囲の欄２発明の詳細な説明の欄お
よび図面 ６、補正の内容 （１）　　明細書の特許請求の範囲を別紙のように補正
する。 （２）明細書第３頁１９行、第４頁４〜５行、第５頁９
〜１０行、第６頁１３行の「セルファライン」を、いず
れも「セルファライン」と補正する。 （３）　　図面中、第１図（ｅ）を別紙のように補正す
る。 以　　上 ２、特許請求の範囲 半導体基板上にそれぞれ被エツチング特性の異なる耐熱
性材料膜からなる２層構造のゲート電極パターンを形成
する工程、全面にレジスト膜を塗布した後、このレジス
１〜膜をエツチングし、前記ゲート電極パターンの上層
の耐熱性材料膜の頭出しを行う工程、前記上層の耐熱性
材料膜を除去した後、全面に低抵抗材料を成膜する工程
、前記ゲート電極パターンの下層の耐熱性材料膜上にセ
ルフ１ラインに低抵抗材料膜を形成する工程を含むこと
を特徴とする半導体装置の製造方法。

Claims (1)

    【特許請求の範囲】
  1. 　半導体基板上にそれぞれ被エッチング特性の異なる耐
    熱性材料膜からなる２層構造のゲート電極パターンを形
    成する工程、全面にレジスト膜を塗布した後、このレジ
    スト膜をエッチングし、前記ゲート電極パターンの上層
    の耐熱性材料膜の頭出しを行う工程、前記上層の耐熱性
    材料膜を除去した後、全面に低抵抗材料を成膜する工程
    、前記ゲート電極パターンの下層の耐熱性材料膜上にセ
    ルファラインに低抵抗材料膜を形成する工程を含むこと
    を特徴とする半導体装置の製造方法。
JP62268435A 1987-10-22 1987-10-22 半導体装置の製造方法 Pending JPH01109770A (ja)

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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5219787A (en) * 1990-07-23 1993-06-15 Microelectronics And Computer Technology Corporation Trenching techniques for forming channels, vias and components in substrates
EP0531805A1 (en) * 1991-09-10 1993-03-17 Motorola, Inc. Gate electrode fabrication method
KR0170498B1 (ko) * 1995-11-21 1999-03-30 양승택 T형 게이트 전극의 형성방법
US6168837B1 (en) 1998-09-04 2001-01-02 Micron Technology, Inc. Chemical vapor depositions process for depositing titanium silicide films from an organometallic compound
US6426301B1 (en) 2000-07-31 2002-07-30 Advanced Micro Devices, Inc. Reduction of via etch charging damage through the use of a conducting hard mask
US6703297B1 (en) 2002-03-22 2004-03-09 Advanced Micro Devices, Inc. Method of removing inorganic gate antireflective coating after spacer formation
CN104780709B (zh) * 2009-09-03 2021-07-27 应用材料公司 用于印刷电子组件的印刷方法及相关控制装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6292481A (ja) * 1985-10-18 1987-04-27 Nec Corp 半導体装置の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57128071A (en) * 1981-01-30 1982-08-09 Fujitsu Ltd Field-effect type semiconductor device and manufacture thereof
JPS5966165A (ja) * 1982-10-08 1984-04-14 Hitachi Ltd 電極配線およびその製造方法
JPS6046074A (ja) * 1983-08-24 1985-03-12 Toshiba Corp 電界効果トランジスタの製造方法
JPS60183726A (ja) * 1984-03-02 1985-09-19 Toshiba Corp 半導体装置の電極パタ−ンの形成方法
US4629635A (en) * 1984-03-16 1986-12-16 Genus, Inc. Process for depositing a low resistivity tungsten silicon composite film on a substrate
JPS61179551A (ja) * 1985-02-04 1986-08-12 Agency Of Ind Science & Technol 半導体装置の製造方法
JPS61204982A (ja) * 1985-03-08 1986-09-11 Nippon Telegr & Teleph Corp <Ntt> 電界効果トランジスタ
US4735913A (en) * 1986-05-06 1988-04-05 Bell Communications Research, Inc. Self-aligned fabrication process for GaAs MESFET devices
US4732865A (en) * 1986-10-03 1988-03-22 Tektronix, Inc. Self-aligned internal mobile ion getter for multi-layer metallization on integrated circuits
JPS63132452A (ja) * 1986-11-24 1988-06-04 Mitsubishi Electric Corp パタ−ン形成方法
JPS63155671A (ja) * 1986-12-18 1988-06-28 Nec Corp 半導体装置の製造方法
US4849376A (en) * 1987-01-12 1989-07-18 Itt A Division Of Itt Corporation Gallium Arsenide Technology Center Self-aligned refractory gate process with self-limiting undercut of an implant mask
JPS6489470A (en) * 1987-09-30 1989-04-03 Mitsubishi Electric Corp Manufacture of semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6292481A (ja) * 1985-10-18 1987-04-27 Nec Corp 半導体装置の製造方法

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FR2622354A1 (fr) 1989-04-28
GB2211349A (en) 1989-06-28
US5030589A (en) 1991-07-09

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