JPH02285643A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02285643A JPH02285643A JP10656189A JP10656189A JPH02285643A JP H02285643 A JPH02285643 A JP H02285643A JP 10656189 A JP10656189 A JP 10656189A JP 10656189 A JP10656189 A JP 10656189A JP H02285643 A JPH02285643 A JP H02285643A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
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- 238000000151 deposition Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 2
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- 230000001747 exhibiting effect Effects 0.000 abstract 1
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- 150000002739 metals Chemical class 0.000 description 8
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ｆ Ｅ Ｔ （ＭＥＳＴＥＴ、 ＨＥＭＴ等
を含む）等の半導体装置の製造方法、特にそのゲート構
造の製法に関する。
を含む）等の半導体装置の製造方法、特にそのゲート構
造の製法に関する。
本発明は、半導体装置特にそのゲート構造の製造方法に
おいて、半導体領域上に開口を有するマスク層を介して
第１層ゲート金属を被着形成し、この第１層ゲート金属
上に上記開口より幅広の第２層ゲート金属を被着形成し
て、この第２層ゲート金属をマスクに第１層ゲート金属
をパターニングして第１層及び第２層ゲート金属による
ゲート電極を形成し、しかる後マスク層を除去する工程
を有することにより、ゲート長及びゲート抵抗が小さく
、且つゲート容量の小さいゲート構造を有する半導体装
置を得るようにしたものである。
おいて、半導体領域上に開口を有するマスク層を介して
第１層ゲート金属を被着形成し、この第１層ゲート金属
上に上記開口より幅広の第２層ゲート金属を被着形成し
て、この第２層ゲート金属をマスクに第１層ゲート金属
をパターニングして第１層及び第２層ゲート金属による
ゲート電極を形成し、しかる後マスク層を除去する工程
を有することにより、ゲート長及びゲート抵抗が小さく
、且つゲート容量の小さいゲート構造を有する半導体装
置を得るようにしたものである。
例えばＭＥＳＦＥＴ、 Ｉ（ＥＭＴ等のＧａＡｓ系ＦＥ
Ｔにおいては、高周波特性を良くするためにゲート長を
短かく形成するが、このときゲート抵抗を低減させるた
めに、ゲート電極を断面丁字形に形成することが試みら
れている。例えば第３図に示すように半導体領域（１）
の−主面にゲート部に開口（２）を有するＳｉＮ等の絶
縁膜（３）を介してショットキーメタルによるゲート電
極（４）を形成している。このゲート電極（４）はゲー
ト長を決定する部分（４ａ）は幅狭で、之より絶縁膜（
３）上に跨る部分（４ｂ）は幅広とした断面丁字形に形
成される。この幅広部分（４ｂ）においてゲート抵抗の
低減が図られている。
Ｔにおいては、高周波特性を良くするためにゲート長を
短かく形成するが、このときゲート抵抗を低減させるた
めに、ゲート電極を断面丁字形に形成することが試みら
れている。例えば第３図に示すように半導体領域（１）
の−主面にゲート部に開口（２）を有するＳｉＮ等の絶
縁膜（３）を介してショットキーメタルによるゲート電
極（４）を形成している。このゲート電極（４）はゲー
ト長を決定する部分（４ａ）は幅狭で、之より絶縁膜（
３）上に跨る部分（４ｂ）は幅広とした断面丁字形に形
成される。この幅広部分（４ｂ）においてゲート抵抗の
低減が図られている。
又、他の例としては第４図に示すように半導体領域（１
）の主面にゲート長の短かいショットキーメタルからな
る幅狭の第１層ゲート金属（５）を形成した後に、第１
層ゲート金属（５）上に之より幅広の第２層ゲート金属
（６）を形成して全体として断面丁字形のゲート電極（
７）を形成する方法である。
）の主面にゲート長の短かいショットキーメタルからな
る幅狭の第１層ゲート金属（５）を形成した後に、第１
層ゲート金属（５）上に之より幅広の第２層ゲート金属
（６）を形成して全体として断面丁字形のゲート電極（
７）を形成する方法である。
しかし乍ら、上述の例えば第３図のゲート電極（４）に
おいては断面Ｔ字形のオーバーハング部の下には絶縁膜
（３）が介在しており、この絶縁膜（３）の誘電率が空
気よりも大きいため、ゲート容量の増加を招いてしまう
。
おいては断面Ｔ字形のオーバーハング部の下には絶縁膜
（３）が介在しており、この絶縁膜（３）の誘電率が空
気よりも大きいため、ゲート容量の増加を招いてしまう
。
又、第４図に示すように既に形成されている細い第１層
ゲート金属（５）上に幅広の第２層ゲート金属（６）を
被着して断面丁字形のゲート電極（７）を形成した場合
には、上下のゲート金属（５）及び（６）の相互の接触
面積が小さいために、電気的接続が不十分になり歩留り
低下の原因となったり、ここでの接触抵抗のためにゲー
ト抵抗が所期の値まで下がらないという不都合があった
。
ゲート金属（５）上に幅広の第２層ゲート金属（６）を
被着して断面丁字形のゲート電極（７）を形成した場合
には、上下のゲート金属（５）及び（６）の相互の接触
面積が小さいために、電気的接続が不十分になり歩留り
低下の原因となったり、ここでの接触抵抗のためにゲー
ト抵抗が所期の値まで下がらないという不都合があった
。
本発明は、上述の問題点を改善したゲート構造を有する
半導体装置の製造方法を提供するものである。
半導体装置の製造方法を提供するものである。
本発明においては、半導体領域（１１）上に例えばフォ
トレジストよりなる開口（１３）を有するマスク層（１
２）を介して第１層ゲート金属（１４）を被着形成し、
この第１層ゲート金属（１４）上に開口（１３）の幅Ｗ
Ｉより広い幅Ｗ２の第２層ゲート金属（１７）を被着形
成した後、第２層ゲート金属（１７）をマスクとして第
１層ゲート金属（１４）をパターニングして第１層ゲー
ト金属（１４）及び第２層ゲート金属（１７）による断
面丁字形のゲート電極（１８）を形成し、次いでマスク
層（１２）を除去するようになす。
トレジストよりなる開口（１３）を有するマスク層（１
２）を介して第１層ゲート金属（１４）を被着形成し、
この第１層ゲート金属（１４）上に開口（１３）の幅Ｗ
Ｉより広い幅Ｗ２の第２層ゲート金属（１７）を被着形
成した後、第２層ゲート金属（１７）をマスクとして第
１層ゲート金属（１４）をパターニングして第１層ゲー
ト金属（１４）及び第２層ゲート金属（１７）による断
面丁字形のゲート電極（１８）を形成し、次いでマスク
層（１２）を除去するようになす。
これ以後は、ゲート電極（１８）のオーバーハング部の
下に空間（１９）が形成されるような条件で例えばＳｉ
Ｎ等の絶縁膜（２０）を形成する。
下に空間（１９）が形成されるような条件で例えばＳｉ
Ｎ等の絶縁膜（２０）を形成する。
本発明の製法によれば、開口（１３）を有するマスク層
（１２）を介して第１層ゲート金属（１４）を形成し、
その上に形成した開口（１３）の幅Ｗ１より広い幅Ｗ２
の第２層ゲート金属（１７）をマスクに第１層ゲート金
属（１４）をバターニングして断面丁字形のゲート電極
（１８）を形成している。このため、マスク開口（１３
）により短かいゲート長Ｗ１が形成され、また両ゲート
金属（１４）及び（１７）の接触面積か大きく、両ゲー
ト金属（１４）及び（１７）間の電気的接続が十分帯ら
れる。従って、ゲート長が短かく且つゲート抵抗の小さ
いゲート構造を有する半導体装置が製造される。
（１２）を介して第１層ゲート金属（１４）を形成し、
その上に形成した開口（１３）の幅Ｗ１より広い幅Ｗ２
の第２層ゲート金属（１７）をマスクに第１層ゲート金
属（１４）をバターニングして断面丁字形のゲート電極
（１８）を形成している。このため、マスク開口（１３
）により短かいゲート長Ｗ１が形成され、また両ゲート
金属（１４）及び（１７）の接触面積か大きく、両ゲー
ト金属（１４）及び（１７）間の電気的接続が十分帯ら
れる。従って、ゲート長が短かく且つゲート抵抗の小さ
いゲート構造を有する半導体装置が製造される。
又、第２層ゲート金属（１７）をリフトオフ法で形成す
る際に、第１層ゲート金属・（１４）のオーバーハング
部下にはマスク層（１２）が存在するために、その工程
時において第１層ゲート金属（１４）の機械的強度を保
つことができる。
る際に、第１層ゲート金属・（１４）のオーバーハング
部下にはマスク層（１２）が存在するために、その工程
時において第１層ゲート金属（１４）の機械的強度を保
つことができる。
そして、最終的に絶縁膜（２０）を被着した後にも、ゲ
ート電極（１８）のオーバーハング部下に空間（１９）
が形成されることになり、ゲート容量が低減される。
ート電極（１８）のオーバーハング部下に空間（１９）
が形成されることになり、ゲート容量が低減される。
以下、第１図を参照して本発明による半導体装置即ちＦ
ＥＴの製造方法の実施例を説明する。なお、図はそのゲ
ート構造の部分のみを示す。
ＥＴの製造方法の実施例を説明する。なお、図はそのゲ
ート構造の部分のみを示す。
第１図Ａに示すように、半導体領域（１１）の−主面上
に第１のフォトレジスト層（１２）を被着形成し、電子
ビーム露光法又は光露光法によりゲート部に対応する部
分を選択露光し、現像処理して短かいゲート長に対応す
る幅Ｗ１の開口（１３）を形成する。
に第１のフォトレジスト層（１２）を被着形成し、電子
ビーム露光法又は光露光法によりゲート部に対応する部
分を選択露光し、現像処理して短かいゲート長に対応す
る幅Ｗ１の開口（１３）を形成する。
次に、第１図Ｂに示すように開口（１３）を含んで第１
のフォトレジスト層（１２）上の全面に第１層ゲート金
属即ちショットキーメタルである例えばＡｔ層（１４）
を蒸着等により形成する。
のフォトレジスト層（１２）上の全面に第１層ゲート金
属即ちショットキーメタルである例えばＡｔ層（１４）
を蒸着等により形成する。
次に、第１図Ｃに示すようにＡ１層（１４）上に第２の
フォトレジスト層（１５）を形成し、このフォトレジス
ト層（１５）に対して電子ビーム霧光法又は光露光法等
により選択露光し、現像して、第１のフォトレジスト層
（１２）の開口（１３）に対応する部分に、開口（１３
）の幅Ｗｌより広い幅Ｗ２の開口（１６）を形成する。
フォトレジスト層（１５）を形成し、このフォトレジス
ト層（１５）に対して電子ビーム霧光法又は光露光法等
により選択露光し、現像して、第１のフォトレジスト層
（１２）の開口（１３）に対応する部分に、開口（１３
）の幅Ｗｌより広い幅Ｗ２の開口（１６）を形成する。
第２のフォトレジスト層（１５）の開口（１６）の形状
は、図示のように逆テーバ又はこれと同等の形状とする
。
は、図示のように逆テーバ又はこれと同等の形状とする
。
次に、第１図りに示すように全面に第２層ゲート金属例
えば６０層（１７）を蒸着等により形成した後、第１図
Ｆに示すようにリフトオフ法で第２のレジスト層（１５
）の開口（１６）以外のＡｕ層（１７）を除去する。
えば６０層（１７）を蒸着等により形成した後、第１図
Ｆに示すようにリフトオフ法で第２のレジスト層（１５
）の開口（１６）以外のＡｕ層（１７）を除去する。
次に、第１図Ｆに示すようにＡｕ層（１７）をマスクに
下層のＡｔ層（１４）をセルファライン的にエツチング
し、ショットキーメタルのＡｔ層（１４）と、その上の
Ａｕ層（１７）による断面丁字形のゲート電極（１８）
を形成する。
下層のＡｔ層（１４）をセルファライン的にエツチング
し、ショットキーメタルのＡｔ層（１４）と、その上の
Ａｕ層（１７）による断面丁字形のゲート電極（１８）
を形成する。
次に、第１図Ｇに示すように第１のフットレジスト層（
１２）を除去する。このフォトレジスト層（１２）の除
去により、断面丁字形のゲート電極（１Ｂ）のオーバー
ハング部下には空間（１９）が形成される。
１２）を除去する。このフォトレジスト層（１２）の除
去により、断面丁字形のゲート電極（１Ｂ）のオーバー
ハング部下には空間（１９）が形成される。
次に、例えば減圧ＣＶＤ （化学気相成長）法等により
全面にＳｉＮ等の絶縁膜（２０）を被着形成する。
全面にＳｉＮ等の絶縁膜（２０）を被着形成する。
このとき、絶縁膜（２０）がゲート電極（１８）即ちＡ
２層（１４）のオーバーハング部下に被着しないような
条件で減圧ＣＶＤを行い、第１図Ｈに示すようにこのオ
ーバーハング部に空間（１９）を形成するようにして、
目的のゲート構造（２１）を有するＦ Ｅ Ｔ （２２
）を作製する。
２層（１４）のオーバーハング部下に被着しないような
条件で減圧ＣＶＤを行い、第１図Ｈに示すようにこのオ
ーバーハング部に空間（１９）を形成するようにして、
目的のゲート構造（２１）を有するＦ Ｅ Ｔ （２２
）を作製する。
又、絶縁膜（２０）の形成の他の例としては、第２図に
示すように、ゲート電極（１８）のオーバーハング部下
に廻り込むように薄い絶縁膜（２０）を被着形成し、オ
ーバーハング部下に空間（１９）を形成するようになす
ことも可能である。
示すように、ゲート電極（１８）のオーバーハング部下
に廻り込むように薄い絶縁膜（２０）を被着形成し、オ
ーバーハング部下に空間（１９）を形成するようになす
ことも可能である。
上述の製法によれば、ゲート電極（１８）の全体を所謂
断面丁字形に形成することができるもので、ゲート長Ｗ
、を短かく且つゲート抵抗を小さくすることができ、高
周波ノイズ（即ち雑音指数ＮＦ（ｉ）の低減したＦ Ｅ
Ｔ （２２）が得られる。しかも、第１層のＡ１層（
１４）を断面丁字形としてその上に第２層のＡｕ層（１
７）が形成された構造となるので、両者の接触面積は大
きくなり、互の電気的接続が十分にとれて接触抵抗が十
分小ざくなるので、ゲート抵抗を所期の値に下げること
ができる。
断面丁字形に形成することができるもので、ゲート長Ｗ
、を短かく且つゲート抵抗を小さくすることができ、高
周波ノイズ（即ち雑音指数ＮＦ（ｉ）の低減したＦ Ｅ
Ｔ （２２）が得られる。しかも、第１層のＡ１層（
１４）を断面丁字形としてその上に第２層のＡｕ層（１
７）が形成された構造となるので、両者の接触面積は大
きくなり、互の電気的接続が十分にとれて接触抵抗が十
分小ざくなるので、ゲート抵抗を所期の値に下げること
ができる。
又、絶縁膜（２０）の形成後にはゲート電極（１８）の
オーバーハング部下に空間（１９）が形成されるので、
この部分が絶縁膜で埋め込まれた従来のＦＥＴに比して
ゲート容量が小さくなり、デバイス特性即ち雑音指数、
利得等を向上することができる。
オーバーハング部下に空間（１９）が形成されるので、
この部分が絶縁膜で埋め込まれた従来のＦＥＴに比して
ゲート容量が小さくなり、デバイス特性即ち雑音指数、
利得等を向上することができる。
第１図Ｅの第２層ゲート金属であるＡｕ層（１７）をリ
フトオンする際、オーバーハング部下には第１のフォト
レジスト層（１２）が存在しているためにオーバーハン
グ部の強度が保たれ、Ａｕ層（１７）のみをリフトオフ
することができる。
フトオンする際、オーバーハング部下には第１のフォト
レジスト層（１２）が存在しているためにオーバーハン
グ部の強度が保たれ、Ａｕ層（１７）のみをリフトオフ
することができる。
また、第１及び第２のフォトレジスト層（１２）及び（
１５）ともに電子ビーム露光法で選択露光するときはマ
スク合せ精度が向上する。さらに、第１のフォトレジス
ト層（１２）のみを電子ビーム露光法で露光し、第２の
フォトレジスト層（１５）を光露光法で露光しても、Ａ
１層（１４）及び６０層（１７）間の接触面積が広いた
めマスク合せの余裕度が大きくとれるものである。
１５）ともに電子ビーム露光法で選択露光するときはマ
スク合せ精度が向上する。さらに、第１のフォトレジス
ト層（１２）のみを電子ビーム露光法で露光し、第２の
フォトレジスト層（１５）を光露光法で露光しても、Ａ
１層（１４）及び６０層（１７）間の接触面積が広いた
めマスク合せの余裕度が大きくとれるものである。
本発明は特にＭＥＳＦＥＴ、 ＨＥＭＴ等のＧａＡｓ系
ＦＥＴの製造に適用して好適である。
ＦＥＴの製造に適用して好適である。
本発明によれば、開口を有するマスク層を介して第１層
ゲート金属を形成し、その上にマスク層の開口より広い
幅の第２層ゲート金属を形成して、これをマスクにセル
ファライン的に第１層ゲート金属をパターニングして断
面丁字形のゲート電極を形成するようにしたので、ゲー
ト長を短かくすると共に、ゲート抵抗を小さくすること
ができる。
ゲート金属を形成し、その上にマスク層の開口より広い
幅の第２層ゲート金属を形成して、これをマスクにセル
ファライン的に第１層ゲート金属をパターニングして断
面丁字形のゲート電極を形成するようにしたので、ゲー
ト長を短かくすると共に、ゲート抵抗を小さくすること
ができる。
しかも両ゲート金属の接触面積を大きくすることができ
るので、ここでの接触抵抗を十分小さくすることができ
、ゲート抵抗を所期の小さな値とすることができる。ま
た第１層ゲート金属のパターニング後、マスク層を除去
し、最終的にゲート電極のオーバーハング部下に空間を
残すようにしているので、ゲート容量を小さくすること
ができる。
るので、ここでの接触抵抗を十分小さくすることができ
、ゲート抵抗を所期の小さな値とすることができる。ま
た第１層ゲート金属のパターニング後、マスク層を除去
し、最終的にゲート電極のオーバーハング部下に空間を
残すようにしているので、ゲート容量を小さくすること
ができる。
従って、高周波特性に優れた半導体装置を製造すること
ができ、ＧａＡｓ系ＦＥＴの製造等に適用して好適なら
しめるものである。
ができ、ＧａＡｓ系ＦＥＴの製造等に適用して好適なら
しめるものである。
第１図Ａ−Ｈは本発明に係るＦＥＴの製法の一例を示す
工程図、第２図は本発明に係るＦＥＴの製法の他の例を
示す断面図、第３図及び第４図は夫々従来のＦＥＴのゲ
ート構造の部分の例を示す断面図である。 （１１）は半導体領域、（１２）、 （５）はフォトレ
ジスト層、（１３）は開口、（１４）はショットキーメ
タルであるＡ１層、（１７）はＡｕ層、（１８）はゲー
ト電極、（１９）は空間、（２０）は絶縁膜である。
工程図、第２図は本発明に係るＦＥＴの製法の他の例を
示す断面図、第３図及び第４図は夫々従来のＦＥＴのゲ
ート構造の部分の例を示す断面図である。 （１１）は半導体領域、（１２）、 （５）はフォトレ
ジスト層、（１３）は開口、（１４）はショットキーメ
タルであるＡ１層、（１７）はＡｕ層、（１８）はゲー
ト電極、（１９）は空間、（２０）は絶縁膜である。
Claims (1)
- 【特許請求の範囲】 半導体領域上に開口を有するマスク層を介して第１層ゲ
ート金属を被着形成する工程、 上記第１層ゲート金属上に上記開口の幅より広い幅の第
２層ゲート金属を被着形成する工程、上記第２層ゲート
金属をマスクとして上記第１層ゲート金属をパターニン
グして上記第１層及び第２層ゲート金属によるゲート電
極を形成する工程、 上記マスク層を除去する工程を有することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10656189A JPH02285643A (ja) | 1989-04-26 | 1989-04-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10656189A JPH02285643A (ja) | 1989-04-26 | 1989-04-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02285643A true JPH02285643A (ja) | 1990-11-22 |
Family
ID=14436721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10656189A Pending JPH02285643A (ja) | 1989-04-26 | 1989-04-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02285643A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5459087A (en) * | 1992-08-03 | 1995-10-17 | Nec Corporation | Method of fabricating a multi-layer gate electrode with annealing step |
| CN105047548A (zh) * | 2015-06-13 | 2015-11-11 | 复旦大学 | 一种电子束曝光制备10纳米t型栅的方法 |
-
1989
- 1989-04-26 JP JP10656189A patent/JPH02285643A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5459087A (en) * | 1992-08-03 | 1995-10-17 | Nec Corporation | Method of fabricating a multi-layer gate electrode with annealing step |
| CN105047548A (zh) * | 2015-06-13 | 2015-11-11 | 复旦大学 | 一种电子束曝光制备10纳米t型栅的方法 |
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