JPH02296329A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02296329A JPH02296329A JP11709289A JP11709289A JPH02296329A JP H02296329 A JPH02296329 A JP H02296329A JP 11709289 A JP11709289 A JP 11709289A JP 11709289 A JP11709289 A JP 11709289A JP H02296329 A JPH02296329 A JP H02296329A
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- JP
- Japan
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- wiring
- film thickness
- deposited
- insulating film
- same layer
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- Pending
Links
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- 238000004519 manufacturing process Methods 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 4
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- 239000011229 interlayer Substances 0.000 abstract description 6
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- 239000000463 material Substances 0.000 abstract description 3
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- 239000007787 solid Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関するものである。
第2図は従来の半導体装置の断面図で、図Eこおいて、
(1)は大面積を要する配線、(2)は微細な配線、(
3)は層間絶縁膜、(4)は半導体基板、(5)は任意
の絶縁膜ゲート、及び配線を示している。従来の半導体
装置は半導体基板(4)に不純物注入後、絶縁膜、ゲー
ト及び配線(5)を堆積させ、コンタクト及びスルーホ
ールの工程を施したものである。
(1)は大面積を要する配線、(2)は微細な配線、(
3)は層間絶縁膜、(4)は半導体基板、(5)は任意
の絶縁膜ゲート、及び配線を示している。従来の半導体
装置は半導体基板(4)に不純物注入後、絶縁膜、ゲー
ト及び配線(5)を堆積させ、コンタクト及びスルーホ
ールの工程を施したものである。
さら(こ、絶縁膜、ケート及び配線(5)の上に層間絶
縁膜(3)を堆積し、その上に配線材料(こ相当するも
のを堆積させ、フォトリソグラフィ及ヒエッチングによ
って配線(1)及び(2)を形成する。
縁膜(3)を堆積し、その上に配線材料(こ相当するも
のを堆積させ、フォトリソグラフィ及ヒエッチングによ
って配線(1)及び(2)を形成する。
従来の半導体装置は以上のように構成されていたので、
同一層の配線の膜厚は同一にしなければならず、電源な
どの大電流が流れる配線部分と、信号線となる微細配線
部膜厚の制御をしなかった。
同一層の配線の膜厚は同一にしなければならず、電源な
どの大電流が流れる配線部分と、信号線となる微細配線
部膜厚の制御をしなかった。
その為、電源などの大電流が流れる配線部分は抵抗、イ
ンダクタンスを抑えるため2次元的に大面積を要すると
いう問題点を有していた。
ンダクタンスを抑えるため2次元的に大面積を要すると
いう問題点を有していた。
この発明は上記のような問題点を解決するため(こなさ
れたもので、従来大面積を必要としていた電源部などの
大電流が流れる配線を小面積で、かつ低抵抗、低インダ
クタンス化が可能とする半導体装置を得ることを目的と
する。
れたもので、従来大面積を必要としていた電源部などの
大電流が流れる配線を小面積で、かつ低抵抗、低インダ
クタンス化が可能とする半導体装置を得ることを目的と
する。
この発明に係る半導体装置は同一層の配線で、特に膜厚
を厚くしたい部分にレジストを塗布し、マスクしその他
の微細配線をエツチングすること(こまって、所望の配
線の膜厚が厚くできるようにしたものである。
を厚くしたい部分にレジストを塗布し、マスクしその他
の微細配線をエツチングすること(こまって、所望の配
線の膜厚が厚くできるようにしたものである。
この発明における半導体装置は、同一層の配線を所望の
配線部(こレジストを塗布してマスクしエツチングする
ことで、膜厚の違う同一配線層を形成しその後、通常の
パターン形成のためリソグラフィーとエツチング処理に
より、膜厚の違う配線を形成する。
配線部(こレジストを塗布してマスクしエツチングする
ことで、膜厚の違う同一配線層を形成しその後、通常の
パターン形成のためリソグラフィーとエツチング処理に
より、膜厚の違う配線を形成する。
以下、この発明の一実施例を図(こついて説明する。第
1図はこの発明の一実施例である半導体装置の製造工程
を示]断面図で、第1図fa)は半導体基板(4)に不
純物注入後、任意の絶縁膜、ゲート及び配線(5)を堆
積、コンタクト及びスルーホールの工程を施こし、さら
Oこその上に層間絶縁膜(3)を堆積させ、その上に配
線材料(こ相当するものを全面に通常より厚く堆積する
。
1図はこの発明の一実施例である半導体装置の製造工程
を示]断面図で、第1図fa)は半導体基板(4)に不
純物注入後、任意の絶縁膜、ゲート及び配線(5)を堆
積、コンタクト及びスルーホールの工程を施こし、さら
Oこその上に層間絶縁膜(3)を堆積させ、その上に配
線材料(こ相当するものを全面に通常より厚く堆積する
。
その後第1図(b)(こ示すように、所望の膜厚を厚く
すべき配縁部分にレジストを塗布し、パターンを転写し
、マスクとなるレジスト(6)を形成する。
すべき配縁部分にレジストを塗布し、パターンを転写し
、マスクとなるレジスト(6)を形成する。
そしてエツチングを施こすことによって第1図(c)に
示すよう(こ、同一層配線部でも膜厚の違う(1b)と
(IC)が形成される。
示すよう(こ、同一層配線部でも膜厚の違う(1b)と
(IC)が形成される。
さらに、それぞれの配線のパターンを形成するために第
1図(d) Gこ示すように2フオトリソグラフイー及
びエンチング工程後、第1図(e)のような同一層で膜
厚の違う2種類の配線が形成される。
1図(d) Gこ示すように2フオトリソグラフイー及
びエンチング工程後、第1図(e)のような同一層で膜
厚の違う2種類の配線が形成される。
なお、上記実施例では最上層の配線の場合)こついて述
べたが、多層配線の中間層(こおける配線であってもよ
く、上記実施例と同様の効果を奏する。
べたが、多層配線の中間層(こおける配線であってもよ
く、上記実施例と同様の効果を奏する。
また、上記実施例では1回のレジストのマスクによって
2種類の膜厚の違う同一層配線を形成したが、これは数
回のレジストのマスク(こよって数種類の膜厚の違う同
一層配線を形成してもよく。
2種類の膜厚の違う同一層配線を形成したが、これは数
回のレジストのマスク(こよって数種類の膜厚の違う同
一層配線を形成してもよく。
同様の効果を奏する。
以上のよう(ここの発明によれば、同一層の配線の膜厚
を変えることが出来るので、大電流が流れる配線部分の
膜厚を厚くシ、低抵抗、低インダクタンス化でき、さら
には低面積化もできる。
を変えることが出来るので、大電流が流れる配線部分の
膜厚を厚くシ、低抵抗、低インダクタンス化でき、さら
には低面積化もできる。
第1図(a)〜(e)はこの発明の一実施例である半導
体装置の製造工程を示す断面図、第2図は従来の半導体
装置の断面図である。 図において、(3)は層間絶縁膜、(4)は半1体基板
、(5)は任意の絶縁膜ゲート、配線、(la)は通常
より厚く堆積させた配線、(lb) 、 (1c)はエ
ンチングにより膜厚1変えた配線、(1d) 、 (l
e)は大面積配線部と微細配線部、(61i力はレジス
トである。 なお、図中、同一符号は同一、又は相当部分を示す。
体装置の製造工程を示す断面図、第2図は従来の半導体
装置の断面図である。 図において、(3)は層間絶縁膜、(4)は半1体基板
、(5)は任意の絶縁膜ゲート、配線、(la)は通常
より厚く堆積させた配線、(lb) 、 (1c)はエ
ンチングにより膜厚1変えた配線、(1d) 、 (l
e)は大面積配線部と微細配線部、(61i力はレジス
トである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 半導体装置の製造方法において、任意の配線の膜厚を変
えることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11709289A JPH02296329A (ja) | 1989-05-10 | 1989-05-10 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11709289A JPH02296329A (ja) | 1989-05-10 | 1989-05-10 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02296329A true JPH02296329A (ja) | 1990-12-06 |
Family
ID=14703199
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11709289A Pending JPH02296329A (ja) | 1989-05-10 | 1989-05-10 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02296329A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09172072A (ja) * | 1995-12-18 | 1997-06-30 | Nec Corp | 半導体装置及びその製造方法 |
US6774484B2 (en) | 2001-03-30 | 2004-08-10 | Fujitsu Quantum Devices Limited | High frequency semiconductor device |
CN105470105A (zh) * | 2014-09-12 | 2016-04-06 | 上海华虹宏力半导体制造有限公司 | 一种提高高阻衬底电感性能的方法 |
-
1989
- 1989-05-10 JP JP11709289A patent/JPH02296329A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09172072A (ja) * | 1995-12-18 | 1997-06-30 | Nec Corp | 半導体装置及びその製造方法 |
US6060784A (en) * | 1995-12-18 | 2000-05-09 | Nec Corporation | Interconnection layer structure in a semiconductor integrated circuit device having macro cell regions |
US6774484B2 (en) | 2001-03-30 | 2004-08-10 | Fujitsu Quantum Devices Limited | High frequency semiconductor device |
CN105470105A (zh) * | 2014-09-12 | 2016-04-06 | 上海华虹宏力半导体制造有限公司 | 一种提高高阻衬底电感性能的方法 |
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