JPH03272174A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03272174A JPH03272174A JP2073038A JP7303890A JPH03272174A JP H03272174 A JPH03272174 A JP H03272174A JP 2073038 A JP2073038 A JP 2073038A JP 7303890 A JP7303890 A JP 7303890A JP H03272174 A JPH03272174 A JP H03272174A
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- diffusion layer
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- Pending
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、メモリー装置等の半導体装置の製造方法に関
する。
する。
従来の技術
近年、半導体装置、特にメモリー装置は高集積化の要望
が高く、特に読み出し専用メモリー装置（以下ＲＯＭと
略称）では、メモリーセル面積を小さくできる、しきい
値電圧の異なる２種のエンハンスメント・トランジスタ
をＲＯＭコードに対応して配列する方式のものが利用さ
れるようになってきた。
が高く、特に読み出し専用メモリー装置（以下ＲＯＭと
略称）では、メモリーセル面積を小さくできる、しきい
値電圧の異なる２種のエンハンスメント・トランジスタ
をＲＯＭコードに対応して配列する方式のものが利用さ
れるようになってきた。
以下にしきい値電圧の異なる２種のエンハンスメント・
トランジスタを配列する方式のＲＯＭの製造方法の例を
第３図と第４図に従って説明する。第３図（ａ） 、
（ｂ）は部分平面図、第４図（ａ） 、 （ｂ）は部分
断面図である。第３図（ａ）と第４図（ａ）、第３図（
ｂ）と第４図（ｂ）はそれぞれ対応している。
トランジスタを配列する方式のＲＯＭの製造方法の例を
第３図と第４図に従って説明する。第３図（ａ） 、
（ｂ）は部分平面図、第４図（ａ） 、 （ｂ）は部分
断面図である。第３図（ａ）と第４図（ａ）、第３図（
ｂ）と第４図（ｂ）はそれぞれ対応している。
第３図（ａ）および第４図（ａ）に示すように、シリコ
ン基板２１の表面下にソース拡散層２２とトレイン拡散
層２３を平行に形成し、シリコン基板２１上に記憶させ
るＲＯＭコードに対応したフォトレジスト等からなる不
純物拡散用のマスク２４を形成してホウ素等の不純物の
イオン注入により、不純物拡散層２５を形成する。次に
第３図（ｂ）および第４図（ｂ）に示すようにゲート絶
縁膜２６を介して不純物拡散層２５の上とその間にソー
ス拡散層２２およびトレイン拡散層２３と垂直に交差す
る形てゲート電極２７を形成する。
ン基板２１の表面下にソース拡散層２２とトレイン拡散
層２３を平行に形成し、シリコン基板２１上に記憶させ
るＲＯＭコードに対応したフォトレジスト等からなる不
純物拡散用のマスク２４を形成してホウ素等の不純物の
イオン注入により、不純物拡散層２５を形成する。次に
第３図（ｂ）および第４図（ｂ）に示すようにゲート絶
縁膜２６を介して不純物拡散層２５の上とその間にソー
ス拡散層２２およびトレイン拡散層２３と垂直に交差す
る形てゲート電極２７を形成する。
発明が解決しようとする課題
このような従来の半導体装置の製造方法では、ゲート電
極２７に対し、不純物拡散層２５にマージンをもたせて
形成する必要があるため、ゲーＩ・電極２７が一定の間
隔をおいて配列していなくてはいけないという問題を有
していた。多層ゲート、例えば２層ゲート電極構造を用
いれば集積度を向上させることができるが、不純物拡散
層２５とゲート電極２７のパターニングのずれによる不
良が多発する。
極２７に対し、不純物拡散層２５にマージンをもたせて
形成する必要があるため、ゲーＩ・電極２７が一定の間
隔をおいて配列していなくてはいけないという問題を有
していた。多層ゲート、例えば２層ゲート電極構造を用
いれば集積度を向上させることができるが、不純物拡散
層２５とゲート電極２７のパターニングのずれによる不
良が多発する。
本発明はこのような従来の課題を解決するもので、不純
物拡散層とゲート電極間の合せずれをなくし、かつ高密
度・高集積化を図った半導体装置を提供することを目的
とする。
物拡散層とゲート電極間の合せずれをなくし、かつ高密
度・高集積化を図った半導体装置を提供することを目的
とする。
課題を解決するための手段
本発明は上記目的を達成するために、第１のゲート電極
を形成した後に、その複数個の第１のゲート電極間の、
第１のゲート電極からはみ出した第１の不純物拡散層の
余分な部分をエツチング除去し、さらに第２の不純物拡
散層を第１のゲート電極の間に選択的に形成して、第２
のゲート電極を配列する工程よりなるものである。
を形成した後に、その複数個の第１のゲート電極間の、
第１のゲート電極からはみ出した第１の不純物拡散層の
余分な部分をエツチング除去し、さらに第２の不純物拡
散層を第１のゲート電極の間に選択的に形成して、第２
のゲート電極を配列する工程よりなるものである。
作用
本発明は上記した構成により、第１のゲート電極からは
み出した第１の不純物拡散層をエラチン、グ除去してい
るのて第１の不純物拡散層と第１のゲート電極の合せず
れが実質上なくなる。
み出した第１の不純物拡散層をエラチン、グ除去してい
るのて第１の不純物拡散層と第１のゲート電極の合せず
れが実質上なくなる。
実施例
以下、本発明の一実施例について第１図および第２図を
参照しながら説明する。
参照しながら説明する。
第１図（ａ）〜（ｅ）は部分平面図、第２図（ａ）〜（
ｅ）は部分断面図である。そして第１図（ａ）と第２図
（ａ）、第１図（ｂ）と第２図（ｂ）、第１図（Ｃ）と
第２図（Ｃ）、第１図（ｄ）と第２図（ｄ）、第１図（
ｅ）と第２図（ｅ）はそれぞれ対応しており、第１図（
ａ）、（ｂ）は第３図（ａ） 、 （ｂ）と、また第２
図（ａ） 、 （ｂ）は第４図（ａ） 、 （ｂ）とそ
れぞれ同しである。
ｅ）は部分断面図である。そして第１図（ａ）と第２図
（ａ）、第１図（ｂ）と第２図（ｂ）、第１図（Ｃ）と
第２図（Ｃ）、第１図（ｄ）と第２図（ｄ）、第１図（
ｅ）と第２図（ｅ）はそれぞれ対応しており、第１図（
ａ）、（ｂ）は第３図（ａ） 、 （ｂ）と、また第２
図（ａ） 、 （ｂ）は第４図（ａ） 、 （ｂ）とそ
れぞれ同しである。
すなわち第１図（ａ）および第２図（ａ）に示すように
シリコン基板１の表面下にソース拡散層２とトレイン拡
散層３を平行に形成し、さらにシリコン基板１上に記憶
させるＲＯＭコートに対応したフオＩ〜レジスＩ・等か
らなる第１の不純物拡散用マスク４−を形成してホウ素
等の不純物のイオン注入により第１の不純物拡散層５を
形成する。
シリコン基板１の表面下にソース拡散層２とトレイン拡
散層３を平行に形成し、さらにシリコン基板１上に記憶
させるＲＯＭコートに対応したフオＩ〜レジスＩ・等か
らなる第１の不純物拡散用マスク４−を形成してホウ素
等の不純物のイオン注入により第１の不純物拡散層５を
形成する。
次に第１図（ｂ）および第２図（ｂ）に示すように、第
１のゲート絶縁膜６を介して第１の不純物拡散層５のＬ
とその間にソース拡散層２およびドレイン拡散層３と垂
直に交差する形で第１のゲート電極７を形成する。次に
本発明の特徴であるゲート電極７からはみ出した第１の
不純物拡散層５を第１図（Ｃ）および第２図（Ｃ）に示
すようにエツチング除去する。
１のゲート絶縁膜６を介して第１の不純物拡散層５のＬ
とその間にソース拡散層２およびドレイン拡散層３と垂
直に交差する形で第１のゲート電極７を形成する。次に
本発明の特徴であるゲート電極７からはみ出した第１の
不純物拡散層５を第１図（Ｃ）および第２図（Ｃ）に示
すようにエツチング除去する。
次に第１図（ｄ）および第２図（ｄ）に示すようにシリ
コン基板１上に記憶させるＲＯＭコードに対応したフォ
トレジスＩ・等からなる第２の不純物拡散用のマスク８
を形成してホウ素等の不純物のイオン注入により、第２
の不純物拡散層９を形成する。
コン基板１上に記憶させるＲＯＭコードに対応したフォ
トレジスＩ・等からなる第２の不純物拡散用のマスク８
を形成してホウ素等の不純物のイオン注入により、第２
の不純物拡散層９を形成する。
次に第１図（ｅ）および第２図（ｅ）に示すように層間
絶縁膜を兼ねた第２のゲート絶縁膜１０を介して第２の
不純物拡散層９上等で第１のゲート電極７の間に、ソー
ス拡散層２およびトレイン拡散層３と垂直に交差する形
で第２のゲート電極１１を形成する。
絶縁膜を兼ねた第２のゲート絶縁膜１０を介して第２の
不純物拡散層９上等で第１のゲート電極７の間に、ソー
ス拡散層２およびトレイン拡散層３と垂直に交差する形
で第２のゲート電極１１を形成する。
発明の効果
以上の実施例から明らかなように本発明によれば、第１
のゲート電極を形成した後に、その複数個の第１のゲー
ト電極間の第１のゲート電極からはみ出した第１の不純
物拡散層の余分な部分をエツチング除去し、さらに第２
の不純物拡散層を第１のゲート電極の間に選択的に形成
して、第２のゲート電極を配列する工程よりなるもので
あるから、第１の不純物拡散層に対するゲート電極の合
せずれによる不良を発生させずに多層ゲート電極構造の
メモリーセルを実現でき、微細なパターンでの不良を発
生させずに高集積化を図った半導体装置を提供できる。
のゲート電極を形成した後に、その複数個の第１のゲー
ト電極間の第１のゲート電極からはみ出した第１の不純
物拡散層の余分な部分をエツチング除去し、さらに第２
の不純物拡散層を第１のゲート電極の間に選択的に形成
して、第２のゲート電極を配列する工程よりなるもので
あるから、第１の不純物拡散層に対するゲート電極の合
せずれによる不良を発生させずに多層ゲート電極構造の
メモリーセルを実現でき、微細なパターンでの不良を発
生させずに高集積化を図った半導体装置を提供できる。
第１図（ａ）〜（ｅ）は本発明の一実施例の半導体装置
の製造方法を説明する工程部分平面図、第２図（ａ）〜
（ｅ）は同工程部分断面図、第３図（ａ） 、 （ｂ）
は従来の半導体装置の製造方法を説明する工程部分平面
図、第４図（ａ） 、 （ｂ）は同工程部分断面図であ
る。 １・・・・・・シリコン基板（半導体基板）、２・・・
・・・ソース拡散層、３・・・・・・ドレイン拡散層、
４・・・・・・第１の不純物拡散用マスク、５・・・・
・・第１の不純物拡散層、６・・・・・・第１のゲート
絶縁膜、７・・・・・・第１のゲート電極、８・・・・
・・第２の不純物拡散用マスク、９・・・・・・第２の
不純物拡散層、１０・・・・・・第２のゲート絶縁膜、
１１・・・・・・第２のゲート電極。 城 ４５９ ｋ （ （ 第 図 第 ２ 図 ヂ 第 閏
の製造方法を説明する工程部分平面図、第２図（ａ）〜
（ｅ）は同工程部分断面図、第３図（ａ） 、 （ｂ）
は従来の半導体装置の製造方法を説明する工程部分平面
図、第４図（ａ） 、 （ｂ）は同工程部分断面図であ
る。 １・・・・・・シリコン基板（半導体基板）、２・・・
・・・ソース拡散層、３・・・・・・ドレイン拡散層、
４・・・・・・第１の不純物拡散用マスク、５・・・・
・・第１の不純物拡散層、６・・・・・・第１のゲート
絶縁膜、７・・・・・・第１のゲート電極、８・・・・
・・第２の不純物拡散用マスク、９・・・・・・第２の
不純物拡散層、１０・・・・・・第２のゲート絶縁膜、
１１・・・・・・第２のゲート電極。 城 ４５９ ｋ （ （ 第 図 第 ２ 図 ヂ 第 閏
Claims (1)
- 半導体基板の一主面上に互いに平行に向かい合った帯状
のソース拡散層およびドレイン拡散層を形成する工程と
、前記ソース拡散層とドレイン拡散層にまたがり、一定
幅の複数個の第１の不純物拡散用マスクを形成する工程
と、第１のしきい値電圧を制御する第１の不純物拡散層
を形成させる工程と、その第１の不純物拡散層上および
その間に前記帯状のソース拡散層およびドレイン拡散層
と垂直に交差する複数個の第１のゲート電極を第１のゲ
ート絶縁膜を介して形成する工程と、前記第１のゲート
電極からはみ出た前記第１の不純物拡散層をエッチング
除去する工程と、前記第１のゲート電極の間に第２の不
純物拡散用マスクを形成する工程と、第２のしきい値電
圧を制御する第２の不純物拡散層を形成させる工程と、
前記第１のゲート電極の間に平行に複数個の第２のゲー
ト電極を第２のゲート絶縁膜を介して形成する工程とを
有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2073038A JPH03272174A (ja) | 1990-03-22 | 1990-03-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2073038A JPH03272174A (ja) | 1990-03-22 | 1990-03-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03272174A true JPH03272174A (ja) | 1991-12-03 |
Family
ID=13506792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2073038A Pending JPH03272174A (ja) | 1990-03-22 | 1990-03-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03272174A (ja) |
-
1990
- 1990-03-22 JP JP2073038A patent/JPH03272174A/ja active Pending
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