JPH0786419A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH0786419A JPH0786419A JP5185539A JP18553993A JPH0786419A JP H0786419 A JPH0786419 A JP H0786419A JP 5185539 A JP5185539 A JP 5185539A JP 18553993 A JP18553993 A JP 18553993A JP H0786419 A JPH0786419 A JP H0786419A
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- JP
- Japan
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- film
- sio
- insulating film
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ゲート絶縁膜の耐圧が異なる複数種類の電界
効果トランジスタを同一の半導体チップに簡単に混載す
ることができる様にする。 【構成】 チャネル部３６とゲート電極である多結晶Ｓ
ｉ膜２５とが、互いに直列に接続されている容量素子４
１〜４３によって容量結合されている。このため、直列
に接続する容量素子４１〜４３の数を適当に選定するこ
とによって、単一では通常型トランジスタのゲート絶縁
膜として必要な厚さしか有していないＳｉＯ2 膜１６を
形成するだけで、高耐圧トランジスタのゲート絶縁膜と
して必要な厚さを実質的に得ることができる。
効果トランジスタを同一の半導体チップに簡単に混載す
ることができる様にする。 【構成】 チャネル部３６とゲート電極である多結晶Ｓ
ｉ膜２５とが、互いに直列に接続されている容量素子４
１〜４３によって容量結合されている。このため、直列
に接続する容量素子４１〜４３の数を適当に選定するこ
とによって、単一では通常型トランジスタのゲート絶縁
膜として必要な厚さしか有していないＳｉＯ2 膜１６を
形成するだけで、高耐圧トランジスタのゲート絶縁膜と
して必要な厚さを実質的に得ることができる。
Description
【０００１】
【産業上の利用分野】本願の発明は、ゲート絶縁膜の耐
圧が異なる複数種類の電界効果トランジスタを同一の半
導体チップに混載することができる電界効果トランジス
タに関するものである。
圧が異なる複数種類の電界効果トランジスタを同一の半
導体チップに混載することができる電界効果トランジス
タに関するものである。
【０００２】
【従来の技術】高耐圧トランジスタのゲート絶縁膜は、
高い印加電圧にも耐えることができる様に、通常型トラ
ンジスタのゲート絶縁膜よりも厚くする必要がある。こ
のため、両方のトランジスタを同一の半導体チップに混
載させるためには、夫々のトランジスタのゲート絶縁膜
の厚さを互いに異ならせる必要がある。
高い印加電圧にも耐えることができる様に、通常型トラ
ンジスタのゲート絶縁膜よりも厚くする必要がある。こ
のため、両方のトランジスタを同一の半導体チップに混
載させるためには、夫々のトランジスタのゲート絶縁膜
の厚さを互いに異ならせる必要がある。
【０００３】図４は、通常型トランジスタと高耐圧トラ
ンジスタとを同一の半導体チップに混載している電界効
果トランジスタの一従来例を製造する方法を示してい
る。この製造方法では、図４（ａ）に示す様に、Ｓｉ基
板１１の表面にフィールド絶縁膜としてのＳｉＯ2 膜１
２を選択的に形成し、通常型トランジスタ部１３と高耐
圧トランジスタ部１４との両方の素子活性領域の表面に
同じ厚さのＳｉＯ2 膜１５をゲート酸化で形成する。
ンジスタとを同一の半導体チップに混載している電界効
果トランジスタの一従来例を製造する方法を示してい
る。この製造方法では、図４（ａ）に示す様に、Ｓｉ基
板１１の表面にフィールド絶縁膜としてのＳｉＯ2 膜１
２を選択的に形成し、通常型トランジスタ部１３と高耐
圧トランジスタ部１４との両方の素子活性領域の表面に
同じ厚さのＳｉＯ2 膜１５をゲート酸化で形成する。
【０００４】次に、高耐圧トランジスタ部１４のＳｉＯ
2 膜１５をレジスト（図示せず）で覆った状態で、通常
型トランジスタ部１３のＳｉＯ2 膜１５をエッチングす
ることによって、図４（ｂ）に示す様に、通常型トラン
ジスタ部１３のＳｉＯ2 膜１５のみを剥離する。
2 膜１５をレジスト（図示せず）で覆った状態で、通常
型トランジスタ部１３のＳｉＯ2 膜１５をエッチングす
ることによって、図４（ｂ）に示す様に、通常型トラン
ジスタ部１３のＳｉＯ2 膜１５のみを剥離する。
【０００５】次に、レジストを除去してから再びゲート
酸化を行って、図４（ｃ）に示す様に、通常型トランジ
スタ部１３と高耐圧トランジスタ部１４とに、夫々の要
求に見合う厚さのゲート絶縁膜としてのＳｉＯ2 膜１
６、１７を形成する。その後、ゲート電極（図示せず）
やソース／ドレイン（図示せず）等を形成して、通常型
トランジスタと高耐圧トランジスタとを完成させる。
酸化を行って、図４（ｃ）に示す様に、通常型トランジ
スタ部１３と高耐圧トランジスタ部１４とに、夫々の要
求に見合う厚さのゲート絶縁膜としてのＳｉＯ2 膜１
６、１７を形成する。その後、ゲート電極（図示せず）
やソース／ドレイン（図示せず）等を形成して、通常型
トランジスタと高耐圧トランジスタとを完成させる。
【０００６】
【発明が解決しようとする課題】ところが、上述の方法
で製造する一従来例では、ＳｉＯ2 膜１６、１７を共通
の工程で一時に形成することができず、通常型トランジ
スタ部１３のＳｉＯ2 膜１５を剥離するためにリソグラ
フィ工程及びエッチング工程等が必要であり、剥離後に
追加の酸化工程も必要である。従って、製造工程が複雑
であるのみならず、通常型トランジスタのみの製造工程
との互換性もない。また、高耐圧トランジスタ部１４の
ＳｉＯ2 膜１５をレジストで覆っているので、レジスト
中の汚染物質等のためにＳｉＯ2 膜１７の信頼性も低
い。
で製造する一従来例では、ＳｉＯ2 膜１６、１７を共通
の工程で一時に形成することができず、通常型トランジ
スタ部１３のＳｉＯ2 膜１５を剥離するためにリソグラ
フィ工程及びエッチング工程等が必要であり、剥離後に
追加の酸化工程も必要である。従って、製造工程が複雑
であるのみならず、通常型トランジスタのみの製造工程
との互換性もない。また、高耐圧トランジスタ部１４の
ＳｉＯ2 膜１５をレジストで覆っているので、レジスト
中の汚染物質等のためにＳｉＯ2 膜１７の信頼性も低
い。
【０００７】
【課題を解決するための手段】請求項１の電界効果トラ
ンジスタでは、ゲート電極２５とチャネル部３６との間
に複数の容量素子４１〜４３が直列に接続されている。
ンジスタでは、ゲート電極２５とチャネル部３６との間
に複数の容量素子４１〜４３が直列に接続されている。
【０００８】請求項２の電界効果トランジスタでは、半
導体基板１１の表面に形成されている複数の絶縁膜１６
と２つの前記絶縁膜１６同士を接続している導電層２
３、２８とで前記複数の容量素子４１〜４３が構成され
ている。
導体基板１１の表面に形成されている複数の絶縁膜１６
と２つの前記絶縁膜１６同士を接続している導電層２
３、２８とで前記複数の容量素子４１〜４３が構成され
ている。
【０００９】
【作用】請求項１の電界効果トランジスタでは、直列に
接続されている複数の容量素子４１〜４３によって、ゲ
ート電極２５とチャネル部３６との間の電圧が分圧され
るので、容量素子４１〜４３の数を異ならせることによ
って、ゲート電極２５とチャネル部３６との間に印加す
ることができる電圧を異ならせることができる。
接続されている複数の容量素子４１〜４３によって、ゲ
ート電極２５とチャネル部３６との間の電圧が分圧され
るので、容量素子４１〜４３の数を異ならせることによ
って、ゲート電極２５とチャネル部３６との間に印加す
ることができる電圧を異ならせることができる。
【００１０】請求項２の電界効果トランジスタでは、ゲ
ート電極２５とチャネル部３６との間に印加することが
できる電圧を異ならせるためには、容量素子４１〜４３
の絶縁膜として用いる半導体基板１１の表面の絶縁膜１
６の厚さが同じでも、その数を異ならせるだけでよく、
同じ厚さの絶縁膜１６は共通の工程で一時に形成するこ
とができるので、ゲート絶縁膜の厚さを異ならせるため
のリソグラフィ工程やエッチング工程等が不要である。
ート電極２５とチャネル部３６との間に印加することが
できる電圧を異ならせるためには、容量素子４１〜４３
の絶縁膜として用いる半導体基板１１の表面の絶縁膜１
６の厚さが同じでも、その数を異ならせるだけでよく、
同じ厚さの絶縁膜１６は共通の工程で一時に形成するこ
とができるので、ゲート絶縁膜の厚さを異ならせるため
のリソグラフィ工程やエッチング工程等が不要である。
【００１１】
【実施例】以下、通常型トランジスタと高耐圧トランジ
スタとを同一の半導体チップに混載している電界効果ト
ランジスタに適用した本願の発明の一実施例を、図１〜
３を参照しながら説明する。なお、図４に示した一従来
例と対応する構成部分には、同一の符号を付してある。
スタとを同一の半導体チップに混載している電界効果ト
ランジスタに適用した本願の発明の一実施例を、図１〜
３を参照しながら説明する。なお、図４に示した一従来
例と対応する構成部分には、同一の符号を付してある。
【００１２】本実施例を製造するためには、図１（ａ）
に示す様に、ｐ型のＳｉ基板１１の表面に厚さが５０ｎ
ｍであるパッド用のＳｉＯ2 膜２１と厚さが１００ｎｍ
であるＳｉＮ膜２２とを順次に形成し、ＳｉＮ膜２２を
素子活性領域のパターンに加工する。
に示す様に、ｐ型のＳｉ基板１１の表面に厚さが５０ｎ
ｍであるパッド用のＳｉＯ2 膜２１と厚さが１００ｎｍ
であるＳｉＮ膜２２とを順次に形成し、ＳｉＮ膜２２を
素子活性領域のパターンに加工する。
【００１３】そして、高耐圧トランジスタ部１４に形成
すべき素子活性領域のうちで２つの領域とそれらの間の
素子分離領域とに、Ｐｈｏｓ+ を１００ｋｅＶの加速エ
ネルギ及び１×１０13ｃｍ-2のドーズ量でイオン注入し
て、ｎ- 型の拡散層２３を形成する。
すべき素子活性領域のうちで２つの領域とそれらの間の
素子分離領域とに、Ｐｈｏｓ+ を１００ｋｅＶの加速エ
ネルギ及び１×１０13ｃｍ-2のドーズ量でイオン注入し
て、ｎ- 型の拡散層２３を形成する。
【００１４】次に、ＳｉＮ膜２２を耐酸化マスクにして
ＬＯＣＯＳ法を実行して、図１（ｂ）に示す様にＳｉＯ
2 膜１２を形成した後、ＳｉＮ膜２２とＳｉＯ2 膜２１
とを剥離する。そして、ＳｉＯ2 膜１２に囲まれている
素子活性領域の表面に、厚さが１０ｎｍのＳｉＯ2 膜１
６をゲート酸化で形成する。なお、このＳｉＯ2 膜１６
は高耐圧トランジスタ部１４と通常型トランジスタ部
（図示せず）とに共通である。
ＬＯＣＯＳ法を実行して、図１（ｂ）に示す様にＳｉＯ
2 膜１２を形成した後、ＳｉＮ膜２２とＳｉＯ2 膜２１
とを剥離する。そして、ＳｉＯ2 膜１２に囲まれている
素子活性領域の表面に、厚さが１０ｎｍのＳｉＯ2 膜１
６をゲート酸化で形成する。なお、このＳｉＯ2 膜１６
は高耐圧トランジスタ部１４と通常型トランジスタ部
（図示せず）とに共通である。
【００１５】次に、厚さが１００ｎｍの多結晶Ｓｉ膜を
全面に堆積させ、フォトリソグラフィ工程及びＲＩＥ工
程でこの多結晶Ｓｉ膜を加工して、図１（ｃ）に示す様
に、高耐圧トランジスタ部１４の領域２４における多結
晶Ｓｉ膜２５や、領域２６、２７で連続している多結晶
Ｓｉ膜２８や、通常型トランジスタ部におけるゲート電
極としての多結晶Ｓｉ膜等をパターニングする。
全面に堆積させ、フォトリソグラフィ工程及びＲＩＥ工
程でこの多結晶Ｓｉ膜を加工して、図１（ｃ）に示す様
に、高耐圧トランジスタ部１４の領域２４における多結
晶Ｓｉ膜２５や、領域２６、２７で連続している多結晶
Ｓｉ膜２８や、通常型トランジスタ部におけるゲート電
極としての多結晶Ｓｉ膜等をパターニングする。
【００１６】次に、Ｓｉ基板１１の素子活性領域のうち
で、高耐圧トランジスタ部１４の領域２７における多結
晶Ｓｉ膜２８の両側と、通常型トランジスタ部における
ゲート電極としての多結晶Ｓｉ膜の両側とに、Ａｓ+ を
３０ｋｅＶの加速エネルギ及び５×１０15ｃｍ-2のドー
ズ量でイオン注入する。そして、９００℃、３０分のア
ニールを行って、ソース及びドレインとしての拡散層３
１、３２等を形成する。
で、高耐圧トランジスタ部１４の領域２７における多結
晶Ｓｉ膜２８の両側と、通常型トランジスタ部における
ゲート電極としての多結晶Ｓｉ膜の両側とに、Ａｓ+ を
３０ｋｅＶの加速エネルギ及び５×１０15ｃｍ-2のドー
ズ量でイオン注入する。そして、９００℃、３０分のア
ニールを行って、ソース及びドレインとしての拡散層３
１、３２等を形成する。
【００１７】その後、層間絶縁膜３３を全面に形成し、
多結晶Ｓｉ膜２５に達するコンタクト孔３４と、通常型
トランジスタ部におけるゲート電極としての多結晶Ｓｉ
膜に達するコンタクト孔等とを、層間絶縁膜３３に同時
に開孔する。そして、コンタクト孔３４等を介して多結
晶Ｓｉ膜２５等に接続するＡｌ電極３５等を形成して、
本実施例を完成させる。なお、図２は図１（ｃ）の状態
に対応している。
多結晶Ｓｉ膜２５に達するコンタクト孔３４と、通常型
トランジスタ部におけるゲート電極としての多結晶Ｓｉ
膜に達するコンタクト孔等とを、層間絶縁膜３３に同時
に開孔する。そして、コンタクト孔３４等を介して多結
晶Ｓｉ膜２５等に接続するＡｌ電極３５等を形成して、
本実施例を完成させる。なお、図２は図１（ｃ）の状態
に対応している。
【００１８】この様な本実施例における高耐圧トランジ
スタでは、多結晶Ｓｉ膜２５がゲート電極になってお
り、領域２７のＳｉＯ2 膜１６下の部分がチャネル部３
６になっている。そして、拡散層２３と多結晶Ｓｉ膜２
８とで互いに直列に接続されている容量素子４１〜４３
が領域２４、２６、２７に形成されており、図３に示す
様に、チャネル部３６とゲート電極である多結晶Ｓｉ膜
２５とが容量素子４１〜４３によって容量結合されてい
る。
スタでは、多結晶Ｓｉ膜２５がゲート電極になってお
り、領域２７のＳｉＯ2 膜１６下の部分がチャネル部３
６になっている。そして、拡散層２３と多結晶Ｓｉ膜２
８とで互いに直列に接続されている容量素子４１〜４３
が領域２４、２６、２７に形成されており、図３に示す
様に、チャネル部３６とゲート電極である多結晶Ｓｉ膜
２５とが容量素子４１〜４３によって容量結合されてい
る。
【００１９】なお、容量素子４２は、領域２６における
ＳｉＯ2 膜１６による容量素子と空乏層による容量素子
とが直列に接続されたものであり、容量素子４３も、領
域２７におけるＳｉＯ2 膜１６による容量素子と空乏層
による容量素子とが直列に接続されたものである。ま
た、容量素子４３には、この高耐圧トランジスタのソー
スである拡散層３１における容量素子４４と、ドレイン
である拡散層３２における容量素子４５とが並列に接続
されている。
ＳｉＯ2 膜１６による容量素子と空乏層による容量素子
とが直列に接続されたものであり、容量素子４３も、領
域２７におけるＳｉＯ2 膜１６による容量素子と空乏層
による容量素子とが直列に接続されたものである。ま
た、容量素子４３には、この高耐圧トランジスタのソー
スである拡散層３１における容量素子４４と、ドレイン
である拡散層３２における容量素子４５とが並列に接続
されている。
【００２０】従って、本実施例における高耐圧トランジ
スタでは、通常型トランジスタに比べて、容量素子４
１、４２が付加されている。そして、本実施例における
高耐圧トランジスタでは、ゲート長及びゲート幅は夫々
１μｍであり、ソース及びドレインのゲート電極下への
拡がりは夫々約０．１μｍであるので、容量素子４１、
４２の容量＝３．５ｆＦ、容量素子４３の容量＝２．８
ｆＦ、容量素子４４、４５の容量＝０．３５ｆＦにな
る。
スタでは、通常型トランジスタに比べて、容量素子４
１、４２が付加されている。そして、本実施例における
高耐圧トランジスタでは、ゲート長及びゲート幅は夫々
１μｍであり、ソース及びドレインのゲート電極下への
拡がりは夫々約０．１μｍであるので、容量素子４１、
４２の容量＝３．５ｆＦ、容量素子４３の容量＝２．８
ｆＦ、容量素子４４、４５の容量＝０．３５ｆＦにな
る。
【００２１】このため、ゲート電極である多結晶Ｓｉ膜
２５に例えば１５Ｖを印加しても、領域２４、２６、２
７のＳｉＯ2 膜１６には３等分された５Ｖずつしか印加
されず、電界も５ＭＶ／ｃｍと十分に低い。従って、直
列に接続する容量素子４１〜４３等の数を適当に選定す
ることによって、単一では通常型トランジスタのゲート
絶縁膜として必要な厚さしか有していないＳｉＯ2 膜１
６を形成するだけで、高耐圧トランジスタのゲート絶縁
膜として必要な厚さを実質的に得ることができる。
２５に例えば１５Ｖを印加しても、領域２４、２６、２
７のＳｉＯ2 膜１６には３等分された５Ｖずつしか印加
されず、電界も５ＭＶ／ｃｍと十分に低い。従って、直
列に接続する容量素子４１〜４３等の数を適当に選定す
ることによって、単一では通常型トランジスタのゲート
絶縁膜として必要な厚さしか有していないＳｉＯ2 膜１
６を形成するだけで、高耐圧トランジスタのゲート絶縁
膜として必要な厚さを実質的に得ることができる。
【００２２】なお、以上の実施例では、３つの領域２
４、２６、２７のＳｉＯ2 膜１６を用いて３つの容量素
子４１〜４３を直列に接続しているが、例えば５つの領
域のＳｉＯ2 膜１６を用いて各々のＳｉＯ2 膜１６を多
結晶Ｓｉ膜と拡散層とで順次に接続すれば、５つの容量
素子を直列に接続することができる。
４、２６、２７のＳｉＯ2 膜１６を用いて３つの容量素
子４１〜４３を直列に接続しているが、例えば５つの領
域のＳｉＯ2 膜１６を用いて各々のＳｉＯ2 膜１６を多
結晶Ｓｉ膜と拡散層とで順次に接続すれば、５つの容量
素子を直列に接続することができる。
【００２３】また、上述の実施例では、Ａｌ電極３５を
多結晶Ｓｉ膜２５に接続しているが、Ａｌ電極３５を拡
散層２３に直接に接続すれば、２つの容量素子４２、４
３のみを直列に接続することができる。この場合は、拡
散層２３がゲート電極になる。更に、拡散層２３の濃度
を変えれば領域２６における空乏層による容量も変わる
ので、これによって、ＳｉＯ2 膜１６に印加される電圧
を微調整することができる。
多結晶Ｓｉ膜２５に接続しているが、Ａｌ電極３５を拡
散層２３に直接に接続すれば、２つの容量素子４２、４
３のみを直列に接続することができる。この場合は、拡
散層２３がゲート電極になる。更に、拡散層２３の濃度
を変えれば領域２６における空乏層による容量も変わる
ので、これによって、ＳｉＯ2 膜１６に印加される電圧
を微調整することができる。
【００２４】
【発明の効果】請求項１の電界効果トランジスタでは、
容量素子の数を異ならせることによって、ゲート電極と
チャネル部との間に印加することができる電圧を異なら
せることができるので、ゲート絶縁膜の耐圧が異なる複
数種類の電界効果トランジスタを同一の半導体チップに
簡単に混載することができる。
容量素子の数を異ならせることによって、ゲート電極と
チャネル部との間に印加することができる電圧を異なら
せることができるので、ゲート絶縁膜の耐圧が異なる複
数種類の電界効果トランジスタを同一の半導体チップに
簡単に混載することができる。
【００２５】請求項２の電界効果トランジスタでは、ゲ
ート絶縁膜の耐圧が異なる複数種類の電界効果トランジ
スタを同一の半導体チップに混載するのに、ゲート絶縁
膜の厚さを異ならせるためのリソグラフィ工程やエッチ
ング工程等が不要であるので、製造工程が簡単であるの
みならず、単一種類のみで混載のない電界効果トランジ
スタの製造工程との互換性もあり、且つゲート絶縁膜の
信頼性も高い。
ート絶縁膜の耐圧が異なる複数種類の電界効果トランジ
スタを同一の半導体チップに混載するのに、ゲート絶縁
膜の厚さを異ならせるためのリソグラフィ工程やエッチ
ング工程等が不要であるので、製造工程が簡単であるの
みならず、単一種類のみで混載のない電界効果トランジ
スタの製造工程との互換性もあり、且つゲート絶縁膜の
信頼性も高い。
【図１】本願の発明の一実施例の製造方法を工程順に示
しており、図２のＩ−Ｉ線に沿う位置における側断面図
である。
しており、図２のＩ−Ｉ線に沿う位置における側断面図
である。
【図２】図１（ｃ）の状態における一実施例の平面図で
ある。
ある。
【図３】一実施例における高耐圧トランジスタの等価回
路図である。
路図である。
【図４】本願の発明の一従来例の製造方法を工程順に示
す側断面図である。
す側断面図である。
【符号の説明】 １１ Ｓｉ基板 １６ ＳｉＯ2 膜 ２３ 拡散層 ２５ 多結晶Ｓｉ膜 ２８ 多結晶Ｓｉ膜 ３６ チャネル部 ４１ 容量素子 ４２ 容量素子 ４３ 容量素子
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 29/78 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｃ
Claims (2)
- 【請求項１】 ゲート電極とチャネル部との間に複数の
容量素子が直列に接続されている電界効果トランジス
タ。 - 【請求項２】 半導体基板の表面に形成されている複数
の絶縁膜と２つの前記絶縁膜同士を接続している導電層
とで前記複数の容量素子が構成されている請求項１記載
の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18553993A JP3275274B2 (ja) | 1993-06-29 | 1993-06-29 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18553993A JP3275274B2 (ja) | 1993-06-29 | 1993-06-29 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786419A true JPH0786419A (ja) | 1995-03-31 |
| JP3275274B2 JP3275274B2 (ja) | 2002-04-15 |
Family
ID=16172581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18553993A Expired - Fee Related JP3275274B2 (ja) | 1993-06-29 | 1993-06-29 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3275274B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007299860A (ja) * | 2006-04-28 | 2007-11-15 | Nec Electronics Corp | 半導体装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101797659B (zh) * | 2010-03-12 | 2012-05-23 | 江苏大学 | 基于交流电弧激发超声的铝合金及铝基复合材料焊接方法 |
-
1993
- 1993-06-29 JP JP18553993A patent/JP3275274B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007299860A (ja) * | 2006-04-28 | 2007-11-15 | Nec Electronics Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3275274B2 (ja) | 2002-04-15 |
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