JPH11145404A

JPH11145404A - 半導体装置およびその製造方法

Info

Publication number: JPH11145404A
Application number: JP32706897A
Authority: JP
Inventors: Susumu Inoue; 晋井上
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1997-11-12
Filing date: 1997-11-12
Publication date: 1999-05-28

Abstract

(57)【要約】（修正有）【課題】半導体装置における抵抗値の異なる複数の抵
抗素子の形成工程で、ＭＯＳＦＥＴの不純物拡散層への
イオン注入工程の利用により、工数を増加させずに効率
よく素子の抵抗値制御できる半導体装置とその製造方法
を提供する。【解決手段】半導体基板１上に素子分離用ＬＯＣＯＳ
２とｎＭＯＳＦＥＴ１００、及びＬＯＣＯＳ２上に抵抗
値の異なる第１と第２の抵抗素子Ｒ_H，Ｒ_Lが形成され
る。各抵抗素子はドープドポリＳｉ層３ａ，３ｂと該層
表面に形成されたＳｉＯ_２，ＳｉＮ，ＳｉＯ_２からなる
ＯＮＯ積層膜１３ａ，１３ｂを有する第１抵抗素子Ｒ_H
はＯＮＯ積層膜１３ａを介してｎ^＋イオンが注入される
と、ＯＮＯ積層膜中の窒化膜のＮ原子が第１ポリＳｉ層
３ａにノックオンされてシート抵抗が増大するが、第２
抵抗素子Ｒ_Lはマスクにより不純物が注入されないた
め、第１抵抗素子が第２抵抗素子より抵抗値が高くな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳＦＥＴを含
む半導体装置およびその製造方法に関するものであり、
特に、複数の抵抗素子およびキャパシタを含む半導体装
置およびその製造方法に関する。

【０００２】

【背景技術】近年、電子機器の発展に伴い、半導体装置
においては、特定用途向けのＩＣ，ＬＳＩ、すなわちＡ
ＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃ
ＩＣ）の開発が活発に進められている。このような半導
体装置においては、小型化，多機能型が急激に進んでお
り、ＡＳＩＣの高性能化，高集積化が期待されている。

【０００３】ＡＳＩＣは種々の回路機能ブロックに分割
されており、チップの高集積化とともに、回路の多様化
が要求される。このため、前記回路を構成する抵抗素子
やキャパシタに対しても、各々抵抗値および容量値の多
様化が求められている。

【０００４】抵抗素子を形成する技術として、たとえ
ば、特開昭６１−２４２０５８号公報には、フィールド
酸化膜表面に形成されたポリシリコン層中に、不純物を
イオン注入によってドープして、ポリシリコン抵抗を形
成する技術が開示されている。

【０００５】

【発明が解決しようとする課題】本発明の目的は、抵抗
値の異なる複数の抵抗素子を有する半導体装置におい
て、前記抵抗素子における抵抗値の制御を、例えばＭＯ
ＳＦＥＴの不純物拡散層のイオン注入工程を利用するこ
とにより、工数を増加させることなく２種類以上の抵抗
値を有する抵抗素子を有する半導体装置およびその製造
方法を提供することにある。

【０００６】

【課題を解決するための手段】請求項６に係る半導体装
置の製造方法は、半導体基板上に形成された素子分離用
酸化膜上に、不純物を含むポリシリコン層を形成した後
パターニングを行って、複数のポリシリコン層を形成
し、次いで、該ポリシリコン層の各表面に、少なくとも
シリコン酸化膜および窒化膜を含む積層膜を形成して、
複数の抵抗素子を形成する工程と、第１の抵抗素子に
は、前記積層膜を介してさらに不純物がイオン注入さ
れ、かつ、第２の抵抗素子には、マスクによって不純物
がイオン注入されない工程と、を含み、前記第１の抵抗
素子は前記第２の抵抗素子より高い抵抗値を有する。

【０００７】この製造方法においては、不純物を含むポ
リシリコン層（ドープドポリシリコン層）上に、シリコ
ン酸化膜および窒化膜を含む積層膜（以下、これを「Ｏ
Ｎ積層膜」という）を形成してなる複数の抵抗素子のう
ち、少なくともひとつの抵抗素子については、前記ＯＮ
積層膜を介してさらに不純物をイオン注入することによ
り第１の抵抗素子が形成される。一方、それ以外の抵抗
素子については、マスクによって不純物がドープドポリ
シリコン層にイオン注入されないようにすることによ
り、第２の抵抗素子が形成される。

【０００８】このように形成された抵抗素子において
は、前記第１の抵抗素子は前記第２の抵抗素子より高い
抵抗値を有する。ＯＮ積層膜を介して不純物がイオン注
入された抵抗素子がそうでない抵抗素子より高い抵抗値
を有する理由は、イオン注入によってＯＮ積層膜を構成
する窒化膜中のＮ⁺がドープドポリシリコン層にノック
オンされることにより、ドープドポリシリコン層の抵抗
値が上昇することによると考えられる。

【０００９】このように、本発明によれば、ＯＮ積層膜
を介するイオン注入の有無によって抵抗値の異なる抵抗
素子を簡易な方法で製造することができる。

【００１０】そして、前記ＯＮ積層膜を介する不純物の
イオン注入工程は、ＭＯＳＦＥＴのソース領域およびド
レイン領域を構成する不純物拡散層を形成するためのイ
オン注入工程と同時に行われることが望ましい。この不
純物拡散層を形成するためのイオン注入工程を利用する
ことにより、特にイオン注入工程を増やすことなく、本
発明を達成できる。

【００１１】また、前記積層膜は、シリコン酸化膜／窒
化膜／シリコン酸化膜からなる積層膜（以下、これを
「ＯＮＯ積層膜」という）構造を有することが望まし
い。このＯＮＯ積層膜は、キャパシタを形成する際に必
要となる。つまり、キャパシタの場合には、耐圧および
誘電率の点から、窒化膜、たとえばシリコン窒化膜をシ
リコン酸化膜で挟むＯＮＯ積層膜が一般的に用いられ
る。したがって、抵抗素子と共にキャパシタを含む半導
体装置の場合には、キャパシタの製造プロセスと同一の
工程で前記ＯＮ積層膜を形成することができる。そのた
め、本発明は、前記素子分離用酸化膜上に、前記抵抗素
子と同じ工程によって、キャパシタが形成される半導体
装置の製造方法に好ましく適用される。

【００１２】そして、前記キャパシタは、不純物を含む
第１のポリシリコン層（ドープドポリシリコン層）、シ
リコン酸化膜／窒化膜／シリコン酸化膜からなるＯＮＯ
積層膜、および不純物を含む第２のポリシリコン層を堆
積して形成される。

【００１３】請求項７に係る半導体装置の製造方法は、
半導体基板上に形成された素子分離用酸化膜上に、不純
物を含むポリシリコン層を形成した後パターニングを行
って、複数のポリシリコン層を形成し、次いで、一部の
ポリシリコン層の表面に、少なくともシリコン酸化膜お
よび窒化膜を含む積層膜を有する第１の抵抗素子を形成
し、かつ、一部のポリシリコン層の表面に前記積層膜を
形成しない第２の抵抗素子を形成する工程と、第１およ
び第２の抵抗素子に、共に不純物がイオン注入される工
程と、を含み、前記第１の抵抗素子は前記第２の抵抗素
子より高い抵抗値を有する。

【００１４】この製造方法が上記請求項６に係る発明と
異なる点は、ＯＮ積層膜を有する抵抗素子と有しない抵
抗素子とに対し、さらにイオン注入を行う点である。す
なわち、この製造方法においては、ドープドポリシリコ
ン層上にＯＮ積層膜を形成してなる抵抗素子について、
前記ＯＮ積層膜を介してさらに不純物をイオン注入する
ことにより第１の抵抗素子が形成される。また、ドープ
ドポリシリコン層上にＯＮ積層膜を形成しない抵抗素子
について、さらに不純物をイオン注入することにより第
２の抵抗素子が形成される。

【００１５】このように形成された抵抗素子において
は、前記第１の抵抗素子は前記第２の抵抗素子より高い
抵抗値を有する。ＯＮ積層膜を介して不純物がイオン注
入された抵抗素子がそうでない抵抗素子より高い抵抗値
を有する理由は、前記発明と同様に、イオン注入によっ
てＯＮ積層膜を構成する窒化膜中のＮ⁺がドープドポリ
シリコン層にノックオンされることにより、ドープドポ
リシリコン層の抵抗値が上昇することによると考えられ
る。また、ＯＮ積層膜を有さない第２の抵抗素子につい
ては、不純物のイオン注入によって、さらにドープドポ
リシリコン層の不純物濃度が高くなって抵抗値が小さく
なる。

【００１６】このように、本発明によれば、ＯＮ積層膜
の有無によって抵抗値の異なる抵抗素子を簡易な方法で
製造することができる。

【００１７】そして、不純物のイオン注入工程は、上記
請求項６の発明と同様に、ＭＯＳＦＥＴのソース領域お
よびドレイン領域を構成する不純物拡散層を形成するた
めのイオン注入工程と同時に行われることが望ましい。
この不純物拡散層を形成するためのイオン注入工程を利
用することにより、特にイオン注入工程を増やすことな
く、本発明を達成できる。

【００１８】また、前記積層膜は、上記請求項６の発明
と同様に、ＯＮＯ積層膜構造を有することが望ましい。
その理由については、請求項６の発明と同様なので、詳
細な説明を省略する。そして、本発明は、前記素子分離
用酸化膜上に、前記抵抗素子と同じ工程によって、キャ
パシタが形成される半導体装置の製造方法に好ましく適
用される。

【００１９】本発明においては、もちろん、請求項６お
よび７を組み合わせることもできる。すなわち、ＯＮ積
層膜を介してドープドポリシリコン層へ不純物をイオン
注入した抵抗素子、マスクによりドープドポリシリコン
層への不純物の注入を阻止した抵抗素子、およびＯＮ積
層膜を有さないドープドポリシリコン層へ不純物を注入
した抵抗素子を組み合わせることにより、抵抗値の異な
る少なくとも３種の抵抗素子を形成することができる。

【００２０】本発明の製造方法によれば、以下の半導体
装置を製造できる。

【００２１】請求項１の半導体装置は、半導体基板と、
前記半導体基板上に形成された、素子形成領域とそれ以
外の領域とを分離する素子分離用酸化膜と、前記素子形
成領域に形成されたＭＯＳＦＥＴと、前記素子分離用酸
化膜上に形成された、抵抗値の異なる少なくとも２種の
第１および第２の抵抗素子と、を含み、前記抵抗素子
は、不純物を含むポリシリコン層と、このポリシリコン
層の表面に形成され、少なくともシリコン酸化膜および
窒化膜を含む積層膜とを有し、前記第１の抵抗素子は、
前記積層膜を介して不純物がイオン注入され、前記第２
の抵抗素子は、前記積層膜を介して不純物がイオン注入
されず、前記第１の抵抗素子は前記第２の抵抗素子より
高い抵抗値を有する。

【００２２】請求項２の半導体装置は、半導体基板と、
前記半導体基板上に形成された、素子形成領域とそれ以
外の領域とを分離する素子分離用酸化膜と、前記素子形
成領域に形成されたＭＯＳＦＥＴと、前記素子分離用酸
化膜上に形成された、抵抗値の異なる少なくとも２種の
第１および第２の抵抗素子と、を含み、前記第１の抵抗
素子は、不純物を含むポリシリコン層と、このポリシリ
コン層の表面に形成され、少なくともシリコン酸化膜お
よび窒化膜を含む積層膜とを有し、前記第２の抵抗素子
は、不純物を含むポリシリコン層を有し、前記第１およ
び第２の抵抗素子は、共に不純物がイオン注入され、前
記第１の抵抗素子は前記第２の抵抗素子より高い抵抗値
を有する。

【００２３】本発明の半導体装置は、前記素子分離用酸
化膜上に、さらにキャパシタが形成されることが望まし
い。そして、前記キャパシタは、不純物を含む第１のポ
リシリコン層（ドープドポリシリコン層）、ＯＮＯ積層
膜、および不純物を含む第２のポリシリコン層を含む。

【００２４】これらの半導体装置によれば、抵抗値の異
なる複数の抵抗素子およびキャパシタを、前記素子分離
領域に形成することができるので、半導体装置において
使用していない領域を使用することができ、特に占有面
積を増加させることなく、前記抵抗素子およびキャパシ
タを形成することができる。

【００２５】本発明は、ｎＭＯＳＦＥＴ，ｐＭＯＳＦＥ
Ｔはもちろん、ＣＭＯＳ，ＢｉＣＭＯＳなどのＭＯＳＦ
ＥＴを含む半導体装置に広く適用できる。

【００２６】

【発明の実施の形態】（実施の形態１）実施の形態１で
は、抵抗素子へのイオン注入工程を、ｎＭＯＳＦＥＴに
おけるｎ型拡散層形成工程と兼用して行うことにより、
高抵抗値を有する第１の抵抗素子Ｒ_Hの抵抗値を制御し
た場合の半導体装置およびその製造方法について説明す
る。

【００２７】図１は、実施の形態１にかかる半導体装置
を模式的に示す断面図である。この半導体装置において
は、シリコン基板１にｎＭＯＳＦＥＴ１００および素子
分離領域にＬＯＣＯＳ２が形成されており、前記ＬＯＣ
ＯＳ２上には高抵抗値を有する第１の抵抗素子Ｒ_H，低
抵抗値を有する第２の抵抗素子Ｒ_LおよびキャパシタＣ
が形成されている。

【００２８】前記抵抗素子Ｒ_H，Ｒ_Lは、それぞれ不純物
がドープされた第１のポリシリコン層３ａ，３ｂおよび
前記第１のポリシリコン層（ドープドポリシリコン層）
３ａ，３ｂ上に形成されたＯＮＯ積層膜（シリコン酸化
膜／シリコン窒化膜／シリコン酸化膜）１３ａ，１３ｂ
によって構成されている。

【００２９】また、前記キャパシタＣは、第１のポリシ
リコン層３ｃおよび前記第１のポリシリコン層３ｃ上に
形成されたＯＮＯ積層膜（シリコン酸化膜／シリコン窒
化膜／シリコン酸化膜）１３ｃおよび第２のポリシリコ
ン層８ｃによって構成されている。

【００３０】一方、ＭＯＳＦＥＴ形成領域には、ｎ型拡
散層からなるソース領域１０ｎＳおよびドレイン領域１
０ｎＤが形成されており、前記ソース領域１０ｎＳおよ
びドレイン領域１０ｎＤにはさまれて、ゲート酸化膜２
２ｎｂ上にゲート電極Ｇｎが形成されている。

【００３１】そして、後述する製造方法により、ｎＭＯ
ＳＦＥＴ１００の拡散層形成工程においては、イオンの
打ち込みを、ｎＭＯＳＦＥＴ１００の形成領域だけでな
く、抵抗素子形成領域へも部分的に行うことにより、高
抵抗値を有する第１の抵抗素子Ｒ_Hにおける抵抗値の制
御がなされている。このことにより、例えば、第１の抵
抗素子Ｒ_Hは約３００オーム、低抵抗値の第２の抵抗素
子Ｒ_Lは約１００オームを有するように形成されてい
る。

【００３２】そして、前記抵抗素子Ｒ_H，Ｒ_L，ゲート電
極Ｇｎ，キャパシタＣを覆うようにして層間絶縁膜とし
てのＢＰＳＧ層１１が形成されている。前記ＢＰＳＧ層
１１上に、前記ゲート酸化膜２２ｎｂを介して、前記ｎ
型拡散層１０ｎＳ，１０ｎＤと接続された、金属配線層
１２ａ，１２ｂが形成されている。

【００３３】図３（ａ）〜（ｃ），図４（ｄ）〜
（ｆ），図５（ｇ）〜（ｉ）に、実施の形態１の半導体
装置の製造工程の概略について示す。なお、前記ＬＯＣ
ＯＳの形成以前の一般的な工程、例えば、ウエル形成工
程等の製造工程については説明および図示を省略する
が、２重ウエルまたは３重ウエル等の構造を有する半導
体装置を形成することももちろん可能である。

【００３４】シリコン基板１上に、一般的な選択酸化に
よりＬＯＣＯＳ２が形成されており、ＭＯＳＦＥＴ形成
領域には犠牲酸化膜２２ａが形成されている。さらに、
前記ＬＯＣＯＳ２を含むウエハ上に、一般的な減圧ＣＶ
Ｄ法によりポリシリコン層が形成され、その後このポリ
シリコン層にリンをイオン注入によってドープし、第１
のポリシリコン層３が形成される。そして、全面にレジ
スト４を塗布し、フォトリソグラフィーによりパターニ
ングされたレジスト４ａ，４ｂ，４ｃを、抵抗素子
Ｒ_H，Ｒ_LおよびキャパシタＣの形成領域上に残す（図３
（ａ））。

【００３５】次に、前記レジスト４ａ，４ｂ，４ｃをマ
スクとして、ドライエッチングを行うことによって、前
記第１のポリシリコン層３をパターニングし、高抵抗素
子Ｒ_H形成用の第１のポリシリコン層３ａ，低抵抗素子
Ｒ_L形成用の第１のポリシリコン層３ｂ，キャパシタＣ
形成用の第１のポリシリコン層３ｃを形成する。その
後、前記レジスト４ａ，４ｂ，４ｃを剥離し、窒素零回
気にてアニールを行う（図３（ｂ））。

【００３６】次に、約１０００°Ｃにて表面酸化を行っ
て、前記第１のポリシリコン層３ａ，３ｂ，３ｃ上にシ
リコン酸化膜５ａ，５ｂ，５ｃを形成する。さらに、閾
値電圧を制御するために、前記素子形成領域にイオン注
入を行うことでチャネルドープを行う（図３（ｃ））。

【００３７】そして、前記第１のポリシリコン層３ａ，
３ｂ，３ｃ表面に、それぞれシリコン窒化膜を減圧ＣＶ
Ｄ法により形成し、図示しないレジストを塗布してフォ
トリソグラフィーを行い、さらにドライエッチングによ
りパターニングを行ってシリコン窒化膜６ａ，６ｂ，６
ｃを形成する（図４（ｄ））。

【００３８】そして、図示しないが、ウエハ全面に対し
てフッ化水素にて洗浄を行うことで犠牲酸化膜２２ａを
除去する。その後、ウエハ全面に減圧ＣＶＤ法によりポ
リシリコン層を形成した後、前記ポリシリコン層に対し
て熱酸化を行い、さらにフォトリソグラフィおよびドラ
イエッチングを行うことで、ゲート酸化膜２２ｎｂの形
成、および前記シリコン窒化膜６ａ，６ｂ，６ｃ上への
シリコン酸化膜５ｄ，５ｅ，５ｆの形成を行い、ＯＮＯ
積層膜１３ａ，１３ｂ，１３ｃを形成する。この工程に
おいて、低抵抗値を有する第２の抵抗素子Ｒ_Lが形成さ
れる（図４（ｅ））。

【００３９】次いで、前記ｎＭＯＳＦＥＴ形成領域のゲ
ート酸化膜２２ｎｂ上に、減圧ＣＶＤ法にてウエハ全面
に第２のポリシリコン層８を形成し、その後、レジスト
を塗布してフォトリソグラフィーにより、前記レジスト
をゲート電極形成領域およびキャパシタ形成領域に残し
た状態でパターニングして、レジスト７Ｇ，７Ｃを形成
する（図４（ｆ））。

【００４０】更に、前記レジスト７Ｇ，７Ｃをマスクと
して、第２のポリシリコン層８をドライエッチングする
ことにより、ゲート電極８Ｇを形成すると共に、キャパ
シタ形成領域におけるシリコン酸化膜５ｆ上に第２のポ
リシリコン層８Ｃを形成する。この工程により、キャパ
シタＣを形成することができる。ここで、前記第２のポ
リシリコン層８の代わりに、タングステンなどの高融点
金属のポリサイド層を形成することもできる（図５
（ｇ））。

【００４１】次に、レジストを全面に塗布し、フォトリ
ソグラフィーにより、前記第２の抵抗素子Ｒ_L，キャパ
シタＣ上に、パターニングされたレジスト９を残し、ｎ
ＭＯＳＦＥＴ形成領域に、前記レジスト９をマスクとし
て、例えばヒ素を打ち込む。このことによって、前記レ
ジストに覆われていない領域に対して、ｎ⁺イオンの注
入が行なわれ、ｎＭＯＳＦＥＴ１００用のソース，ドレ
イン領域としてのｎ型拡散層１０ｎＳ，１０ｎＤが形成
される。さらにそれと同時に、抵抗素子Ｒ_H形成領域に
前記ｎ⁺イオンの注入が行われる。この工程により、高
抵抗値を有する第１の抵抗素子Ｒ_Hが形成される。この
ように、ｎ型拡散層１０ｎＳ，１０ｎＤ形成用のイオン
打ち込みが、第２の抵抗素子Ｒ_Lと第１の抵抗素子Ｒ_Hの
抵抗値に差を与えることとなる（図５（ｈ））。

【００４２】そして、前記ｎ型拡散層１０ｎＳ，１０ｎ
Ｄのためのアニールをする。次に、ウエハ全面にＢＰＳ
Ｇ層を常圧ＣＶＤ法にて形成し、フォトリソグラフィー
とドライエッチングにより、所定位値にコンタクトホー
ルを有するＢＰＳＧ層１１を形成する。そして、前記ｎ
型拡散層１０ｎＳ，１０ｎＤ上の前記ゲート酸化膜２２
ｎｂと接触させて、金属配線層１２ａ，１２ｂをスパッ
タ，フォトリソグラフィー，ドライエッチングにより所
定パターンで形成することで、実施の形態１の半導体装
置が形成される（図５（ｉ））。

【００４３】このように、本実施の形態の半導体装置に
おける抵抗素子Ｒ_H，Ｒ_Lの形成工程においては、第１の
抵抗素子Ｒ_Hの抵抗値の制御のためのイオン打ち込み工
程を、ｎＭＯＳＦＥＴ１００におけるｎ型拡散層１０ｎ
Ｓ，１０ｎＤの形成工程と兼用して行うことができるた
め、特定の工程を追加せずに、効率よく抵抗値制御を行
うことができるものである。

【００４４】また、前記第２の抵抗素子Ｒ_Lの抵抗値
は、第１のポリシリコン層３における不純物濃度に依存
するものであり、前記第１の抵抗素子Ｒ_Hの抵抗値は、
第１のポリシリコン層３における不純物濃度に加えて、
ｎ型拡散層形成用のイオン注入に依存するものである。

【００４５】ここで注目すべきことは、ｎＭＯＳＦＥＴ
１００のｎ型不純物層形成領域へのｎ⁺イオン注入と同
時にイオン注入を行った第１の抵抗素子Ｒ_Hのほうが、
このｎ⁺イオンをドープしない第２の抵抗素子Ｒ_Lより抵
抗値が高いことである。その理由は、抵抗素子Ｒ_Hを構
成する第１のポリシリコン層３ａの表面にＯＮＯ積層膜
１３ａが形成されていることによる。より具体的には、
図５（ｈ）に示すように、ＯＮＯ積層膜１３ａを介して
第１の抵抗素子形成領域にｎ⁺イオンが注入されると、
ＯＮＯ積層膜１３ａを構成するシリコン窒化膜の窒素原
子が第１のポリシリコン層（ドープドポリシリコン層）
３ａにノックオンされてドープドポリシリコン層のシー
ト抵抗が増大するものと考えられる。

【００４６】第１の抵抗素子Ｒ_Hおよび第２の抵抗素子
Ｒ_Lの抵抗値は、第１のポリシリコン層３ａ，３ｂの不
純物濃度やソース，ドレイン領域のための不純物拡散層
の形成において行われる不純物濃度に依存するが、たと
えば、図３（ａ）に示す第１のポリシリコン層３におけ
るリンの打ち込みを３５ｋｅＶでドーズ量６×１０¹⁵／
ｃｍ²で行い、ソース，ドレイン領域を構成する不純物
層のイオン注入においてヒ素を５０ｋｅＶで６×１０¹⁵
／ｃｍ²のドーズ量で注入した場合には、第１の抵抗素
子Ｒ_Hは数百、たとえば約３００オームであり、第２の
抵抗素子Ｒ_Lは約１００オームであった。

【００４７】このように本実施の形態の半導体装置によ
れば、素子形成領域として使用していなかった素子分離
領域を使用して、抵抗素子，キャパシタを形成してい
る。そして、回路設計に応じて、抵抗値の異なる前記抵
抗素子Ｒ_H，Ｒ_Lを必要に応じ組み合わせることで、半導
体チップに対する占有面積の少ない抵抗素子を低コスト
で実現することができる。

【００４８】（実施の形態２）図６は、本実施の形態の
半導体装置を模式的に示す断面図である。図３（ａ）〜
（ｃ），図４（ｄ）〜（ｆ），図７（ｇ）〜（ｉ）は、
実施の形態２の半導体装置の製造工程の概略について示
す。本実施の形態が前記実施の形態１と異なるのは、Ｍ
ＯＳＦＥＴがｎ型ではなくｐ型である点である。そし
て、第２のポリシリコン層８の形成工程（図４（ｆ））
までは実施の形態１と同様であるため、ここでは詳細な
説明を省略し、主として、図７（ｇ）〜（ｉ）の工程に
ついて説明する。

【００４９】図４（ｅ）の工程にて、第１のポリシリコ
ン層（ドープドポリシリコン層）３ａ，シリコン酸化膜
５ａ，シリコン窒化膜６ａ，シリコン酸化膜５ｄの積層
構造を有し、かつ低抵抗値を有する抵抗素子Ｒ_Lが形成
される。

【００５０】図４（ｆ）の工程にて、レジスト７Ｇ，７
Ｃをマスクとして、第２のポリシリコン層８をドライエ
ッチングすることにより、図７（ａ）に示すように、ゲ
ート電極８Ｇを形成すると共に、キャパシタ形成領域に
おけるシリコン酸化膜５ｆ上に第２のポリシリコン層８
Ｃを形成する。この工程により、キャパシタＣが形成さ
れる（図７（ｇ））。

【００５１】その後、レジストを再度塗布し、フォトリ
ソグラフィーにより、前記抵抗素子Ｒ_Lおよびキャパシ
タＣ上にパターニングされたレジスト９ａ，９ｂを残
し、前記レジスト９ａ，９ｂをマスクとして、ｐＭＯＳ
ＦＥＴ形成領域およびＯＮＯ積層膜１３ｂに対して、例
えばフッ化ボロンＢＦ₂ ⁺を打ち込む。このことによっ
て、前記ｐＭＯＳＦＥＴのｐ型拡散層形成領域にｐ⁺イ
オンの注入が行われ、ｐＭＯＳＦＥＴ２００のソース，
ドレイン領域としてのｐ型拡散層１０ｐＳ，１０ｐＤが
形成される。さらにそれと同時に、前記ＯＮＯ積層膜１
３ｂにｐ⁺イオンの注入が行われる。この工程により、
高抵抗値を有する第１の抵抗素子Ｒ_Hが形成される。そ
のため、ｐ型拡散層１０ｐＳ，１０ｐＤ形成用のイオン
打ち込みが、第２の抵抗素子Ｒ_Lと第１の抵抗素子Ｒ_Hの
抵抗値に差を与えることとなる（図７（ｈ））。

【００５２】そして、前記ｐ型拡散層１０ｐＳ，１０ｐ
Ｄのためのアニールをする。次に、ＢＰＳＧ層を常圧Ｃ
ＶＤ法にて形成し、フォトリソグラフィーとドライエッ
チングにより、所定パターンのコンタクトホールを有す
るＢＰＳＧ層１１を形成する。そして、前記ｐ型拡散層
１０ｐＳ，１０ｐＤ上の前記ゲート酸化膜２２ｐｂと接
触させて、金属配線層１２ａ，１２ｂを形成すること
で、実施の形態２の半導体装置が形成される。（図７
（ｉ））。

【００５３】このように、本実施の形態においては、極
性が異なるものの、基本的には実施の形態１と同様の作
用効果を有する。

【００５４】すなわち、半導体装置における抵抗素子Ｒ
_H，Ｒ_Lの形成工程においては、第１の抵抗素子Ｒ_Hの抵
抗値の制御のためのイオン打ち込み工程を、ｐＭＯＳＦ
ＥＴ２００におけるｐ型拡散層１０ｐＳ，１０ｐＤの形
成工程と兼用して行うことができるため、特定の工程を
追加せずに、効率よく抵抗値制御を行うことができるも
のである。

【００５５】また、前記第２の抵抗素子Ｒ_Lの抵抗値
は、第１のポリシリコン層３における不純物濃度に依存
するものであり、前記第１の抵抗素子Ｒ_Hの抵抗値は、
第１のポリシリコン層３における不純物濃度に加えて、
ｐ型拡散層形成用のイオン注入に依存するものである。

【００５６】そして、ｐＭＯＳＦＥＴ２００のｐ型不純
物層形成領域へのイオン注入と同時にイオン注入を行っ
た第１の抵抗素子Ｒ_Hのほうが、このイオンをドープし
ない第２の抵抗素子Ｒ_Lより抵抗値が高い。その理由
は、抵抗素子Ｒ_Hを構成する第１のポリシリコン層３ａ
の表面にＯＮＯ積層膜１３ｂが形成されていることによ
る。より具体的には、図７（ｈ）に示すように、ＯＮＯ
積層膜１３ｂを介して第１の抵抗素子形成領域にｐ⁺イ
オンが注入されると、ＯＮＯ積層膜１３ｂを構成するシ
リコン窒化膜の窒素原子が第１のポリシリコン層３ａに
ノックオンされてシート抵抗が増大するものと考えられ
る。

【００５７】第１の抵抗素子Ｒ_Hおよび第２の抵抗素子
Ｒ_Lの抵抗値は、第１のポリシリコン層３ａ，３ｂの不
純物濃度やソース，ドレイン領域のための不純物拡散層
の形成において行われる不純物濃度に依存するが、たと
えば、図３（ａ）に示す第１のポリシリコン層３におけ
るリンの打ち込みを３５ｋｅＶでドーズ量６×１０¹⁵／
ｃｍ²で行い、ソース，ドレイン領域を構成する不純物
層のイオン注入においてホウ素を５０ｋｅＶで４×１０
¹⁵／ｃｍ²のドーズ量で注入した場合には、第１の抵抗
素子Ｒ_Hは数百〜数千、たとえば約１０００オームであ
り、第２の抵抗素子Ｒ_Lは約１００オームであった。

【００５８】このように本実施の形態の半導体装置によ
れば、素子形成領域として使用していなかった素子分離
領域を使用して、抵抗素子，キャパシタを形成してい
る。そして、回路設計に応じて、抵抗値の異なる前記抵
抗素子Ｒ_H，Ｒ_Lを必要に応じ組み合わせることで、半導
体チップに対する占有面積の少ない抵抗素子を低コスト
で実現することができる。

【００５９】（実施の形態３）実施の形態３では、抵抗
素子へのイオン注入工程を、ｎＭＯＳＦＥＴにおけるｎ
型拡散層形成工程と兼用して行うことにより、高抵抗値
を有する第１の抵抗素子Ｒ_Hの抵抗値を制御した場合の
半導体装置およびその製造方法について説明する。

【００６０】本実施の形態は、ＯＮＯ積層膜の有無によ
って抵抗素子の抵抗値を制御する点で、前記実施の形態
１と異なる。

【００６１】図８は、実施の形態３にかかる半導体装置
を模式的に示す断面図である。この半導体装置において
は、シリコン基板１にｎＭＯＳＦＥＴ３００および素子
分離領域にＬＯＣＯＳ２が形成されており、前記ＬＯＣ
ＯＳ２上には高抵抗値を有する第１の抵抗素子Ｒ_H，低
抵抗値を有する第２の抵抗素子Ｒ_LおよびキャパシタＣ
が形成されている。

【００６２】前記第１の抵抗素子Ｒ_Hは、不純物がドー
プされた第１のポリシリコン層３ａおよびこの第１のポ
リシリコン層３ａ上に形成されたＯＮＯ積層膜（シリコ
ン酸化膜／シリコン窒化膜／シリコン酸化膜）１３ａに
よって構成されている。前記第２の抵抗素子Ｒ_Lは、不
純物がドープされた第１のポリシリコン層３ｂおよびこ
の第１のポリシリコン層３ｂ上に形成されたシリコン酸
化膜５ｂによって構成されている。

【００６３】また、前記キャパシタＣは、第１のポリシ
リコン層３ｃおよび前記第１のポリシリコン層３ｃ上に
形成されたＯＮＯ積層膜（シリコン酸化膜／シリコン窒
化膜／シリコン酸化膜）１３ｃおよび第２のポリシリコ
ン層８ｃによって構成されている。

【００６４】一方、ＭＯＳＦＥＴ形成領域には、ｎ型拡
散層からなるソース領域１０ｎＳおよびドレイン領域１
０ｎＤが形成されており、前記ソース領域１０ｎＳおよ
びドレイン領域１０ｎＤにはさまれて、ゲート酸化膜２
２ｎｂ上にゲート電極Ｇｎが形成されている。

【００６５】そして、後述する製造方法により、ｎＭＯ
ＳＦＥＴ３００の拡散層形成工程においては、イオンの
打ち込みを、ｎＭＯＳＦＥＴ３００の形成領域だけでな
く、抵抗素子形成領域へも行うことにより、高抵抗値を
有する第１の抵抗素子Ｒ_Hおよび第２の抵抗素子Ｒ_Lにお
ける抵抗値の制御がなされている。このことにより、例
えば、第１の抵抗素子Ｒ_Hは約３００オーム、第２の抵
抗素子Ｒ_Lは５０〜１００オームを有するように形成さ
れている。

【００６６】そして、前記抵抗素子Ｒ_H，Ｒ_L，ゲート電
極ＧｎおよびキャパシタＣを覆うようにして層間絶縁膜
としてのＢＰＳＧ層１１が形成されている。前記ＢＰＳ
Ｇ層１１上に、前記ゲート酸化膜２２ｎｂを介して、前
記ｎ型拡散層１０ｎＳ，１０ｎＤと接続された、金属配
線層１２ａ，１２ｂが形成されている。

【００６７】図３（ａ）〜（ｃ），図９（ｄ）〜
（ｆ），図１０（ｇ）〜（ｉ）に、実施の形態３の半導
体装置の製造工程の概略について示す。

【００６８】図３については、前記実施の形態１と同様
なので、詳細な説明を省略する。すなわち、図３（ａ）
で示す工程では、ウエハ上に第１のポリシリコン層３が
形成され、そして、パターニングされたレジスト４ａ，
４ｂ，４ｃが、抵抗素子Ｒ_H，Ｒ_LおよびキャパシタＣの
形成領域上に形成される。

【００６９】図３（ｂ）で示す工程では、前記第１のポ
リシリコン層３をパターニングし、高抵抗素子Ｒ_H形成
用の第１のポリシリコン層３ａ，低抵抗素子Ｒ_L形成用
の第１のポリシリコン層３ｂ，キャパシタＣ形成用の第
１のポリシリコン層３ｃが形成される。

【００７０】図３（ｃ）で示す工程では、約１０００°
Ｃにて表面酸化を行って、前記第１のポリシリコン層
（ドープドポリシリコン層）３ａ，３ｂ，３ｃ上にシリ
コン酸化膜５ａ，５ｂ，５ｃが形成される。

【００７１】そして、ウエハ上にシリコン窒化膜を減圧
ＣＶＤ法により形成し、図示しないレジストを塗布して
フォトリソグラフィーを行い、さらにドライエッチング
によりパターニングを行って、前記第１のポリシリコン
層３ａおよび３ｃ表面に、シリコン窒化膜６ａおよび６
ｃを形成する（図９（ｄ））。

【００７２】そして、図示しないが、ウエハ全面に対し
てフッ化水素にて洗浄を行うことで犠牲酸化膜２２ａを
除去する。その後、ウエハ全面に減圧ＣＶＤ法によりポ
リシリコン層を形成した後、前記ポリシリコン層に対し
て熱酸化を行い、さらにフォトリソグラフィおよびドラ
イエッチングを行うことで、ゲート酸化膜２２ｎｂの形
成、および前記シリコン窒化膜６ａ，６ｃ上へのシリコ
ン酸化膜５ｄ，５ｆの形成を行い、ＯＮＯ積層膜１３
ａ，１３ｃを形成する（図９（ｅ））。

【００７３】次いで、減圧ＣＶＤ法にてウエハ全面に第
２のポリシリコン層８を形成し、その後、レジストを塗
布してフォトリソグラフィーにより、前記レジストをゲ
ート電極形成領域およびキャパシタ形成領域に残した状
態でパターニングして、レジスト７Ｇ，７Ｃを形成する
（図９（ｆ））。

【００７４】更に、前記レジスト７Ｇ，７Ｃをマスクと
して、第２のポリシリコン層８をドライエッチングする
ことにより、ゲート電極８Ｇを形成すると共に、キャパ
シタ形成領域におけるシリコン酸化膜５ｆ上に第２のポ
リシリコン層８Ｃを形成する。この工程により、キャパ
シタＣを形成することができる。ここで、前記第２のポ
リシリコン層８の代わりに、タングステンなどの高融点
金属のポリサイド層を形成することもできる（図１０
（ｇ））。

【００７５】次に、レジストを全面に塗布し、フォトリ
ソグラフィーにより、前記キャパシタＣ上にレジスト９
を残し、このレジスト９をマスクとして、例えばヒ素を
打ち込む。このことによって、前記レジストに覆われて
いない領域に対して、ｎ⁺イオンの注入が行なわれ、ｎ
ＭＯＳＦＥＴ１００用のソース，ドレイン領域としての
ｎ型拡散層１０ｎＳ，１０ｎＤが形成される。さらにそ
れと同時に、抵抗素子形成領域に前記ｎ⁺イオンの注入
が行われる。この工程により、高抵抗値を有する第１の
抵抗素子Ｒ_Hおよび低抵抗値を有する第２の抵抗素子Ｒ_L
が形成される（図１０（ｈ））。そして、ｎ型拡散層１
０ｎＳ，１０ｎＤ形成用のイオン注入が、第２の抵抗素
子Ｒ_Lと第１の抵抗素子Ｒ_Hの抵抗値に差を与えることと
なる。すなわち、第１の抵抗素子Ｒ_Hは、ＯＮＯ積層膜
１３ａを有するために、イオン注入によってシリコン窒
化膜６ａ中の窒素原子が第１のポリシリコン層３ａにノ
ックオンされることにより、このポリシリコン層３ａの
抵抗値が上がる。これに対し、第２の抵抗素子Ｒ_Lは、
イオン注入によって第１のポリシリコン層３ａのｎ型不
純物濃度がさらに高くなり、抵抗値は下がる。

【００７６】そして、前記ｎ型拡散層１０ｎＳ，１０ｎ
Ｄのためのアニールをする。次に、ウエハ全面にＢＰＳ
Ｇ層を常圧ＣＶＤ法にて形成し、フォトリソグラフィー
とドライエッチングにより、所定位値にコンタクトホー
ルを有するＢＰＳＧ層１１を形成する。そして、前記ｎ
型拡散層１０ｎＳ，１０ｎＤ上の前記ゲート酸化膜２２
ｎｂと接触させて、金属配線層１２ａ，１２ｂを所定パ
ターンで形成することで、実施の形態１の半導体装置が
形成される（図１０（ｉ））。

【００７７】このように、本実施の形態の半導体装置に
おける抵抗素子Ｒ_H，Ｒ_Lの形成工程においては、抵抗素
子Ｒ_H，Ｒ_Lの抵抗値の制御のためのイオン打ち込み工程
を、ｎＭＯＳＦＥＴ１００におけるｎ型拡散層１０ｎ
Ｓ，１０ｎＤの形成工程と兼用して行うことができるた
め、特定の工程を追加せずに、効率よく抵抗値制御を行
うことができるものである。

【００７８】また、前記抵抗素子Ｒ_H，Ｒ_Lは第１のポリ
シリコン層３における不純物濃度に加えて、ｎ型拡散層
形成用のイオン注入に依存するものである。

【００７９】そして、前述したように、ｎＭＯＳＦＥＴ
１００のｎ型不純物層形成領域へのｎ⁺イオン注入と同
時にイオン注入を行うことにより、イオン注入のない場
合に比べて、第１の抵抗素子Ｒ_Hはより高い抵抗値を有
し、第２の抵抗素子Ｒ_Lはより低い抵抗値を有する。す
なわち、抵抗素子Ｒ_Hを構成する第１のポリシリコン層
３ａの表面にＯＮＯ積層膜１３ａが形成されていること
により、ＯＮＯ積層膜１３ａを介して第１の抵抗素子形
成領域にｎ⁺イオンが注入されると、ＯＮＯ積層膜１３
ａを構成するシリコン窒化膜の窒素原子が第１のポリシ
リコン層３ａにノックオンされてシート抵抗が増大する
ものと考えられる。第２の抵抗素子Ｒ_Lは、ｎ⁺イオンが
注入されると、第１のポリシリコン層３ａのｎ型不純物
濃度がさらに高くなり、シート抵抗が下がる。

【００８０】第１の抵抗素子Ｒ_Hおよび第２の抵抗素子
Ｒ_Lの抵抗値は、第１のポリシリコン層３ａ，３ｂの不
純物濃度やソース，ドレイン領域のための不純物拡散層
の形成において行われる不純物濃度に依存するが、たと
えば、図３（ａ）に示す第１のポリシリコン層３におけ
るリンの打ち込みを３５ｋｅＶでドーズ量６×１０¹⁵／
ｃｍ²で行い、ソース，ドレイン領域を構成する不純物
層のイオン注入においてヒ素を５０ｋｅＶで６×１０¹⁵
／ｃｍ²のドーズ量で注入した場合には、第１の抵抗素
子Ｒ_Hは数百、たとえば約３００オームであり、第２の
抵抗素子Ｒ_Lは約５０〜１００オームであった。

【００８１】このように本実施の形態の半導体装置によ
れば、素子形成領域として使用していなかった素子分離
領域を使用して、抵抗素子，キャパシタを形成してい
る。そして、回路設計に応じて、抵抗値の異なる前記抵
抗素子Ｒ_H，Ｒ_Lを必要に応じ組み合わせることで、半導
体チップに対する占有面積の少ない抵抗素子を低コスト
で実現することができる。

【００８２】本発明の半導体装置は、ＡＳＩＣにおける
マクロ・セル、たとえば、オペアンプ等のアナログ用Ｉ
Ｃにおける抵抗素子として適用することができる。図２
にオペアンプの回路構成の一例について示す。この例
は、単なる適用例にすぎず、本発明の半導体装置は各種
の回路に適用できることはもちろんである。

【００８３】図２に示すオペアンプにおいては、マイナ
ス入力端子Ｉおよび出力端子Ｏ間に並列接続されたキャ
パシタＣ１と抵抗素子Ｒ１を含むとともに、入力端子Ｉ
とオペアンプＯＰのマイナス入力端子間に設けられた抵
抗素子Ｒ２と、オペアンプＯＰのプラス入力端子と接地
電源Ｖss間に設けられた抵抗素子Ｒsとを含む。ここ
で、前記抵抗素子Ｒ１，Ｒ２として、本発明の抵抗素子
Ｒ_L，Ｒ_Hを適用し、キャパシタＣ１として、本発明のキ
ャパシタを適用することにより、オペアンプＯＰを構成
することができる。すなわち、オペアンプＯＰの出力電
圧は、マイナス端子に印加される電圧と、プラス端子に
印加される電圧との差電圧により形成されるので、前記
抵抗素子Ｒ１，Ｒ２の抵抗値、キャパシタＣ１の容量値
を調整することにより前記出力電圧を調整することがで
きる。

【００８４】

【図面の簡単な説明】

【図１】本発明による実施の形態１のｎＭＯＳＦＥＴ、
抵抗素子およびキャパシタを有する半導体装置の断面構
造を示す要部概略図である。

【図２】本発明の半導体装置の適用例としてのオペアン
プの概略回路図である。

【図３】（ａ）〜（ｃ）は、本発明による実施の形態１
の半導体装置の製造プロセスを模式的に示す断面図であ
る。

【図４】（ｄ）〜（ｆ）は、図３に引き続いて行われる
半導体装置の製造プロセスを模式的に示す断面図であ
る。

【図５】（ｇ）〜（ｉ）は、図４に引き続いて行われる
半導体装置の製造プロセスを模式的に示す断面図であ
る。

【図６】本発明による実施の形態２のｐＭＯＳＦＥＴ、
抵抗素子およびキャパシタを有する半導体装置の断面構
造を示す要部概略図である。

【図７】（ｇ）〜（ｉ）は、本発明による実施の形態２
の半導体装置の製造プロセスを模式的に示す断面図であ
る。

【図８】本発明による実施の形態３のｎＭＯＳＦＥＴ、
抵抗素子およびキャパシタを有する半導体装置の断面構
造を示す要部概略図である。

【図９】（ｄ）〜（ｆ）は、本発明による実施の形態３
の半導体装置の製造プロセスを模式的に示す断面図であ
る。

【図１０】（ｇ）〜（ｉ）は、図９に引き続いて行われ
る半導体装置の製造プロセスを模式的に示す断面図であ
る。

【符号の説明】

１シリコン基板２ＬＯＣＯＳ３，３ａ，３ｂ，３ｃ第１のポリシリコン層４ａ，４ｂ，４ｃ，７Ｃ，７Ｇ，９レジスト５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆシリコン酸化膜６ａ，６ｂ，６ｃシリコン窒化膜８，８Ｃ第２のポリシリコン層１０ｎＳ，１０ｎＤ，１０ｐＳ，１０ｐＤソース，ド
レイン領域１１ＢＰＳＧ層１２ａ，１２ｂ金属配線層１３ａ，１３ｂ，１３ｃＯＮＯ積層膜２２ａ犠牲酸化膜２２ｎｂ，２２ｐｂゲート酸化膜Ｇｎ，Ｇｐゲート電極Ｒ_H 高抵抗値を有する第１の抵抗素子Ｒ_L 低抵抗値を有する第２の抵抗素子Ｃキャパシタ

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板上に形成された、素子形成領域とそれ以
外の領域とを分離する素子分離用酸化膜と、前記素子形成領域に形成されたＭＯＳＦＥＴと、前記素子分離用酸化膜上に形成された、抵抗値の異なる
少なくとも２種の第１および第２の抵抗素子と、を含
み、前記抵抗素子は、不純物を含むポリシリコン層と、この
ポリシリコン層の表面に形成され、少なくともシリコン
酸化膜および窒化膜を含む積層膜とを有し、前記第１の抵抗素子は、前記積層膜を介して不純物がイ
オン注入され、前記第２の抵抗素子は、前記積層膜を介
して不純物がイオン注入されず、前記第１の抵抗素子は前記第２の抵抗素子より高い抵抗
値を有する半導体装置。
【請求項２】半導体基板と、前記半導体基板上に形成された、素子形成領域とそれ以
外の領域とを分離する素子分離用酸化膜と、前記素子形成領域に形成されたＭＯＳＦＥＴと、前記素子分離用酸化膜上に形成された、抵抗値の異なる
少なくとも２種の第１および第２の抵抗素子と、を含
み、前記第１の抵抗素子は、不純物を含むポリシリコン層
と、このポリシリコン層の表面に形成され、少なくとも
シリコン酸化膜および窒化膜を含む積層膜とを有し、前
記第２の抵抗素子は、不純物を含むポリシリコン層を有
し、前記第１および第２の抵抗素子は、共に不純物がイオン
注入され、前記第１の抵抗素子は前記第２の抵抗素子より高い抵抗
値を有する半導体装置。
【請求項３】請求項１または２において、前記積層膜は、シリコン酸化膜／窒化膜／シリコン酸化
膜の構造を有する半導体装置。
【請求項４】請求項１ないし３のいずれかにおいて、前記素子分離用酸化膜上に、さらにキャパシタが形成さ
れた半導体装置。
【請求項５】請求項４において、前記キャパシタは、不純物を含む第１のポリシリコン
層、シリコン酸化膜／窒化膜／シリコン酸化膜からなる
積層膜、および不純物を含む第２のポリシリコン層を含
む半導体装置。
【請求項６】半導体基板上に形成された素子分離用酸
化膜上に、不純物を含むポリシリコン層を形成した後パ
ターニングを行って、複数のポリシリコン層を形成し、
次いで、該ポリシリコン層の各表面に、少なくともシリ
コン酸化膜および窒化膜を含む積層膜を形成して、複数
の抵抗素子を形成する工程と、第１の抵抗素子には、前記積層膜を介して不純物がイオ
ン注入され、かつ、第２の抵抗素子には、マスクによっ
て不純物がイオン注入されない工程と、を含み、前記第１の抵抗素子は前記第２の抵抗素子より高い抵抗
値を有する半導体装置の製造方法。
【請求項７】半導体基板上に形成された素子分離用酸
化膜上に、不純物を含むポリシリコン層を形成した後パ
ターニングを行って、複数のポリシリコン層を形成し、
次いで、一部のポリシリコン層の表面に、少なくともシ
リコン酸化膜および窒化膜を含む積層膜を有する第１の
抵抗素子を形成し、かつ、一部のポリシリコン層の表面
に前記積層膜を有しない第２の抵抗素子を形成する工程
と、第１および第２の抵抗素子に、共に不純物がイオン注入
される工程と、を含み、前記第１の抵抗素子は前記第２の抵抗素子より高い抵抗
値を有する半導体装置の製造方法。
【請求項８】請求項６または７において、前記不純物がイオン注入される工程は、ＭＯＳＦＥＴの
ソース領域およびドレイン領域を構成する不純物拡散層
を形成するためのイオン注入工程と同時に行われる半導
体装置の製造方法。
【請求項９】請求項６ないし８のいずれかにおいて、前記積層膜は、シリコン酸化膜／窒化膜／シリコン酸化
膜の構造を有することを特徴とする半導体装置の製造方
法。
【請求項１０】請求項６ないし９のいずれかにおい
て、前記素子分離用酸化膜上に、前記抵抗素子の形成工程と
同じ工程を経て、さらにキャパシタが形成される半導体
装置の製造方法。
【請求項１１】請求項１０において、前記キャパシタは、不純物を含む第１のポリシリコン
層、シリコン酸化膜／窒化膜／シリコン酸化膜からなる
積層膜、および不純物を含む第２のポリシリコン層を堆
積して形成される半導体装置の製造方法。