KR20010015665A - 반도체 소자내 게이트-유도된 드레인 누설을 감소시키는방법 - Google Patents
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Abstract
본 발명은 금속 산화물 반도체(MOS) 소자내 게이트-유도된-드레인-누설(GIDL)을 감소시키는 것으로, 이러한 목적은 비-산화 분위기에서 어닐링을 수행함으로써 달성된다. 일 실시예에서, 어닐링은 스페이서를 형성하는 게이트 측벽 산화 이후 아르곤 및/또는 암모니아 분위기에서 수행된다.
Description
소자 제조시, 절연층, 반도체층 및 전도체 층이 기판상에 형성된다. 층들은 형상부와 공간을 형성하도록 패터닝된다. 형상부와 공간의 최소 크기 또는 형상부 크기(F)는 리소그래피 시스템의 분해능력에 의존한다. 형상부와 공간은 트랜지스터, 커패시터 및 레지스터와 같은 소자를 형성하도록 패터닝된다. 다음으로, 이러한 소자들은 상호결합되어 원하는 전기적 기능을 달성하고, 집적회로(IC)를 형성한다. 여러 소자층의 형성 및 패터닝은 산화, 주입, 증착, 실리콘의 에피택셜 성장, 리소그래피 및 에칭과 같은 통상적인 제조 기술을 사용하여 달성된다. 이러한 기수은 1988년 맥그로우-힐사에 의해 2판으로 출간된 에스. 엠. 쯔의 VLSI 기술에 개시되어 있고, 참조를 위해 인용된다.
금속 산화물 반도체(MOS) 소자에서, 전력 소비를 감소시키기 위해 누설전류를 감소시킬 필요가 있다. MOS 소자내 중요 누설 컴포넌트는 게이트-유도된 드레인 누설(GIDL)이고, 이는 게이트가 드레인과 오버랩하는 MOS 전계 효과 트랜지스터(MOSFET)의 드레인의 표면에서 트랩 보조된 밴드-밴드 터널링에 의해 야기된다. 제조 동안, 기판내에 인터페이스 상태가 형성된다. 이러한 표면 상태는 전자-홀 쌍의 발생률을 증가시키고, GIDL을 증진시킨다. GIDL상의 표면 상태의 효과는 예를 들면, 1989년 출간된 첸 등의 IEEE Elec. Dev. Lett., 10, 216에 개시되어 있고, 이는 참조를 위해 인용된다.
GIDL을 감소시키는 통상적인 기술중 하나는 대략 1000-1100℃로 게이트 산화 형성동안 산화 온도를 증가시키는 것이다. 이러한 기술은 1991년 조시 등의 IEEE Elec. Dev. Lett., 12, 28에 개시되어 있고, 이는 참조를 위해 인용된다. 산화 온도의 증가는 기판내 표면 상태 밀도를 감소시켜, GIDL를 감소시킨다.
산화 온도 증가는 빠른 열적 산화 처리(RTO)의 사용을 필요로 한다. 하지만, RTO의 사용은 용광로 산화보다 우수하지 못한 균일성을 가진 게이트 산화물을 야기한다. 게이트 산화물의 비-균일성은 소자에 대한 임계 전압의 큰 변화를 야기하고, 이는 바람직하지 못하다.
GIDL를 감소시키는 다른 기술은 저도핑된 드레인(LLD) 소자이다. GIDL를 감소시키는 LLD 소자는 1992년 출간된 파케 등의 IEEE. Trans. Elec. Dev., 39, 1694에 개시되어 있고, 이는 참조를 위해 인용된다. 하지만, 256메가비트 DRAM과 같은 IC의 이후의 생성을 위해 GIDL의 추가의 감소가 요구된다.
이상의 설명으로부터, 낮은 GIDL를 가진 소자를 제공할 필요성이 있다.
본 발명의 일반적으로 반도체 소자 특히, 산화 게이트-유도된 드레인 누설을 감소시키는 방법에 관한 것이다.
도 1은 통상적인 MOS 소자를 도시한다.
도 2a 내지 도2c는 본 발명의 일 실시예에 따른 MOS 소자를 제조하는 방법을 도시한다.
도 3은 GIDL상의 본 발명의 효과를 가져오는 실험을 도시한다.
본 발명은 집적회로를 제조하는 방법에 관한 것이다. 특히, 본 발명은 MOS 소자내 GIDL를 감소시킨다. GIDL내 감소는 일 실시예에서 NH3및 Ar과 같은 비-산화 분위기에서 소자를 어닐링함으로써 달성된다. 어닐링은 바람직하게는 게이트 측벽 산화 이후 수행되고, 게이트 측벽 산화는 게이트 하부의 확산을 제어하기 위한 측벽 스페이서를 형성한다. 비-산화 분위기 어닐링은 표면 상태를 감소시키고, 따라서 감소된 GIDL를 가져온다.
본 발명은 감소된 GIDL를 가진 반도체 MOS 소자에 관한 것이다. 예시를 위해, 본 발명은 n-채널 MOS 소자에 대해 설명된다. 하지만, 본 발명은 상당히 넓은 범위를 가진다. 본 발명은 p-채널 소자에도 적용할 수 있다. 이러한 소자는 집적회로(IC)의 제조에서 사용된다. IC는 예를 들면, RAM, DRAM, 동기 DRAM(SDRAM) 및 ROM을 포함한다. 응용 주뭉형 집적회로(ASIC)과 같은 다른 IC, 통합형 DRAM-논리회로(삽입형 DRAM) 또는 다른 논리회로가 사용가능하다.
전형적으로, 여러 다양한 IC가 웨이퍼상에 병렬로 제조된다. 가공이 마감된 후, 웨이퍼는 IC를 분리하도록 다이싱되어 개별 칩을 형성한다. 다음으로, 칩은 패키지화되고, 예를 들면, 컴퓨터 시스템, 휴대폰, 개인용 디지털 수단(PDA) 및 다른 전자 상품에서 사용되는 최종 상품이 된다.
편리를 위해, n-채널 소자의 설명이 개시된다. 도 1을 참조하면, 통상적인 n-채널 소자가 도시된다. 도시된 바와 같이, 소자(110)는 기판(101)상에 형성된다. 기판은 소자 하부에 붕소(B)와 같은 p-형 도펀트가 도핑된 영역을 포함한다. 소자는 게이트 영역(111), 소스 영역(130) 및 드레인 영역(140)을 구비한다. 소스 및 드레인 영역은 인(P) 또는 비소(As)와 같은 n-형 도펀트로 고도핑된다. 소자의 동작에 따라, 소소 및 드레인 영역이 스위칭된다. 설명을 위해, 드레인 및 소스라는 용어는 상호 교환 가능하다.
게이트 영역은 전형적으로 게이트 산화물(118) 상부에 형성된 다결정(폴리)층(112)을 포함한다. 선택적으로, 층(112)은 폴리 상부에 실리사이드로 구성된 층를 구비하는 폴리사이드층을 포함하고, 이는 게이트의 시트 저항을 감소시키기 위한 게이트 스택을 형성한다. 질화물 캡(199)은 저압 화학 기상 증착(LPCVD)에 의해 게이트 상부에 증착된다. 캡은 다음 처리 단계를 위해 에칭 정지물과 같은 역할을 한다. 스페이서(120)는 게이트 영역 내부에 소스 및 드레인 영역의 언더랩 확산을 한정하도록 게이트 상부에 형성되고, 상부에서 오버랩 커패시턴스를 감소시킨다. 스페이서 형성 이후, 질화물층(170)이 게이트의 측면상에 그리고 소스, 드레인 및 STI 영역 상부에 증착되어 이동 이온 배리어를 제공하고 또한 에칭 정지물과 같은 역할을 한다.
유전체층(도시 안됨)이 소자 구조물 상부에 형성되어 도전체층 사이에 (접촉아 필요한 곳을 제외하고) 절연물을 제공하도록 하거나 또는 불순물, 습기 및 스크래치로부터 소자 구조물을 절연하기 위한 보호층과 같은 역할을 한다. 예를 들면, 유전체층은 포스포실리케이트(PSG) 또는 보로포스포실리케이트 유리(BPSG)와 같은 인-도핑된 실리콘 이산화물을 포함한다.
도시된 바와 같이, 게이트는 그라운드에 개략적으로 연결되고, 소스는 VD(대략 1.8-4.0V)에 연결되어, 게이트와 드레인 사이에 음의 바이어스를 형성한다. 이러한 음의 바이어스는 게이트/드레인 오버랩 영역내에 깊은 공핍 영역을 형성하고, 점선(160, 161)으로 표시되어 있다. 공핍 영역은 캐리어(전자-홀 쌍)이 고갈된다. 전기장은 공핍 영겨내에서 가장 높고, 이는 캐리어 발생률을 증가시킨다. 이러한 발생된 캐리어는 전기장에 의해 공핍 영역으로부터 빠르게 사라진다. 전자는 드레인에 의해 모아지고 홀은 p-웰에 의해 모아진다.
물론, 소자 구조물은 도 1에 도시된 바와 같이 예시를 위해 간단히 도시된다. 예를 들면, 활성 소자는 접촉부, 국부 상호 결합부 및 커패시터와 같은 다른 영역을 포함한다. 소자 구조물의 여러 영역의 형성은 예를 들면, 래티스 출판사에 의해 출간된 울프 등의 VLSI 시대를 위한 실리콘 가공, Vol.2에 개시되어 있고, 참조를 위해 인용된다.
본 발명에 따르면, 감소된 GIDL를 가진 소자가 제공된다. 도 2a-c를 참조하면, 본 발명의 일 실시예에 따른 감소된 GIDL를 가진 소자를 제조하기 위한 방법이 도시된다. 특히, 이러한 방법은 n-채널 MOS 소자를 형성한다. 도시된 바와 같이, 실리콘 웨이퍼와 같은 기판(201)이 제공된다. 기판의 주표면은 중요하지 않고, (100), (110) 또는 (111)과 같은 어떠한 적합한 방향일 수 있다.
게이트 입계 전압 주입이 채널 영역으로 수행되어 원하는 게이트 임계 전압(VT)을 달성한다. 다음으로, 게이트 스택을 형성하는 여러층이 기판의 표면 상부에 증착된다. 이는 예를 들면, 열적 산화에 의해 산화물층(218)을 형성하는 것을 포함한다. 산화물층은 게이트 산화물과 같은 역할을 한다. 다음으로, 폴리를 포함하는 게이트층(212)이 게이트 산화물 상부에 증착된다. 선택적으로, 게이트층이 폴리층 상부에 실리사이트층을 포함하는 폴리사이트와 같은 복합층이다. 실리사이트층은 몰리부덴(MoSix), 탄탈(TaSix), 텅스텐(WSiX), 티타늄 실리사이드(TiSix) 또는 코발트 실리사이드(CoSix)를 포함하는 여러 실리사이드로부터 형성될 수 있다. 폴리 또는 폴리사이트층의 형성은 화학 기상 증착(CVD)와 같은 통상적인 기술을 사용하여 달성된다. 다른 증착 기술 또한 사용 가능하다. 캡층(219)은 게이트층 상부에 형성된다. 캡층은 예를 들면, 질화물 또는 다른 배리어 재료를 포함한다.
도 2b를 참조하면, 게이트 스택층은 통상적인 리소그래피 및 에칭 기술을 사용하여 패터닝된다. 이러한 기술은 레지스트층을 증착시키는 단계 및 노출 소스 및 마스크를 가지고 이를 선택적으로 노출시키는 단계를 포함한다. 노출된 또는 노출되지 않은 영역은 포지티브형 레지스트가 사용되었는가 또는 네가티브형 레지스트가 사용되었는가에 따라 현상 동안 제거된다. 다음으로, 레지스트에 의해 보호되지 않은 게이트 스택층의 영역은 예를 들면, 반응성 이온 에칭(RIE)에 의해 에칭되어 게이트 스택(211)을 형성한다. 게이트 스택의 측벽이 산화되어 스페이서(220)를 형성한다. 스페이서의 두께는 확산 게이트 영역의 양을 제어하여 오버랩 커패시턴스를 감소시킨다.
본 발명에 따르면, 기판은 게이트 측벽 산화 이후 어닐링된다. 어닐링은 빠른 열적 어닐링(RTA)된다. RTA의 온도는 대략 800-100℃ 바람직하게는, 대략 900-1100℃, 더욱 바람직하게는 대략 1000-1100℃ 범위이다. 어닐링의 지속기간은 대략 5초 내지 2시간 바람직하게는, 대략 5-90초 범위이다. 비-산화 분위기가 기판을 어닐링하는데 사용된다. 일 실시예에서, 암모니아(NH3) 또는 아르곤(Ar)이 어닐링 분위기로서 사용된다. NH3어닐링을 위한 NH3가스의 유입률은 대략 3-10리터/분 바람직하게는, 대략 5리터/분이고; Ar 어닐링을 위한 Ar 가스의 유입률은 대략 5-15리터/분 바람직하게는, 10리터/분이다. NH3와 Ar 분위기의 혼합물은 각각 3-5 및 2-5리터/분이다. 바람직하게는, NH3와 Ar의 유입률은 각각 3 및 2리터/분이다. 어닐리은 표면 상태를 소산시켜 감소된 GIDL를 달성하는 것으로 간주된다.
선택적으로, 어닐링은 게이트 스택이 형성된 이후 그리고 게이트 측벽 산화 이전에 수행될 수 있다. 게이트 측벽 산화 이후의 어닐링이 게이트 형성 이후 하지만 게이트 측벽 산화 이전에 수행되는 것 보다 GIDL을 감소시키는데 더 효율적이라고 에상된다. 게이트 형성 이후의 어닐링은 게이트의 에지부에서 게이트 산화물의 두께를 증가시킨다. 게이트 산화물 두께내의 이러한 증가는 밴드-밴드 터널링을 감소시키고, 이에 의해 GIDL을 감소시킨다. 하지만, 게이트 산화물 두께의 증가는 실리콘의 실리콘 산화물(SiO2)로의 변환과 관련된 부피 팽창으로 인해 게이트 산화물내에 응력을 증가시킬 수 있다. 이러한 응력은 게이트 측벽 산화 이후 어닐링에 의해 방지될 수 있다.
본 발명에 따른 어닐링의 GIDL에 대한 효과를 측정하기 위한 실험이 수행되었다. n- 및 p-채널 FET가 모두 시험되었다. 실험은 1) 게이트 측벽 산화 이후 어닐링되지 않은 시험용 소자; 2) 대략 1050℃의 온도에서 대략 60초의 지속시간 동안 대략 10리터/분의 가스 유입률로 게이트 측벽 산화 이후 Ar내에서 어닐링된 시험용 소자; 3) 대략 1050℃의 온도에서 대략 60초의 지속시간 동안 대략 10리터/분의 가스 유입률로 게이트 측벽 산화 이후 NH3내에서 어닐링된 시험용 소자를 포함한다.
시험의 결과가 도 3에 도시되어 있다. 선(310)은 n-채널 소자의 GIDL 측정을 나타내고, 선(320)은 p-채널 소자의 GIDL 측정을 나타낸다. 도시된 바와 같이, GIDL이 어닐링 이후 p- 및 n-채널 모두에서 감소되었다. 선(320)으로 표시된 바와 같이, Ar내서의 p-채널 소자의 어닐링은 NH3내에서보다 더 효율적이다. 이와는 대조적으로, 비록 두 분위기 모두 어닐링되지 않은 것과 비교하여 GIDL을 감소시키지만, NH3내에서의 N-채널 소자의 어닐링이 Ar내에서보다 GIDL를 더 효율적으로 감소시켰다. 이와 같이, p-채널 소자는 Ar 분위기에서 그리고 p-채널 소자는 NH3분위기에서 어닐링하는 것이 바람직하다. 도시되지는 않았지만, Ar과 NH3의 혼합물내에서 소자를 어닐링하는 것 또한 n- 및 p-채널 소자내에서 GIDL을 감소시키는데 효과적이다.
도 2c를 참조하면, 레지스트층이 기판 상부에 증착되고 패터닝되어 이온 주입 마스크와 같은 역할을 한다. 다음으로, As 또는 P와 같은 도펀트가 드레인(230) 및 소스(240) 영역을 형성하도록 주입된다. 따라서, 감소된 GIDL를 가진 소자가 형성된다.
추가의 가공이 수행된다. 이러한 가공은 예를 들면, 소자의 상부에 질화물층(270)을 형성하여 경계없는 접촉부를 형성하도록 하는 단계를 포함한다. 다음으로, 도핑된 또는 도핑되지 않은 실리케이트 유리와 같은 레벨간 유전체 재료(도시 안됨)가 질화물층 상부에 형성된다. 접촉 개구부가 원하는 곳에 형성되어 예를 들면, VD및 그라운드로의 적절한 결합을 제공한다.
본 발명이 여러 실시예를 참조로 도시되고 설명되었지만, 당업자라면 본 발명의 범위에서 벗어나지 않은 여러 변경 및 변화가 가능하다는 것을 알 수 있을 것이다. 본 발명의 범위는 상술된 설명에 한정되는 것이 아니라 첨부된 청구항과 이들의 등가물에 의해 한정된다.
Claims (1)
- 지지 소자를 형성하는 단계를 포함하는 RAM 회로를 형성하는 방법에 있어서,반도체 기판을 제공하는 단계;상기 기판의 표면상에 게이트 스택층을 형성하는 단계;게이트 스택을 형성하도록 상기 게이트 스택층을 에칭하는 단계;스페이서를 형성하도록 상기 게이트 스택의 측벽을 산화하는 단계;상기 표면 상태를 감소시키도록 비-산화 분위기에서 상기 기판을 어닐링하여 GIDL를 감소시키는 단계; 및상기 게이트에 인접한 도펀트 영역을 형성하도록 상기 기판을 선택적으로 주입하는 단계를 포함하는 것을 특징으로 하는 방법.
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