KR100439100B1 - 트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명은 트랜지스터의 제조 방법에 관한 것으로, 특히 라이너(Liner) 질화막과 질화막 스페이서(Spacer) 사이에 산화막을 형성하거나 N2분위기의 열처리 공정을 실시하여 상기 질화막 스페이서의 손상을 완화시키므로, 후속 식각 공정 시 상기 질화막 스페이서 상부의 손상으로 생성된 트랩(Trap)이 반도체 기판과 접하는 상기 질화막 스페이서의 바닥 부위까지 이동되는 것을 방지하여 누설 전류를 억제하므로 소자의 리프레쉬(Refresh) 시간을 증가시켜 소자의 특성, 수율 및 신뢰성을 향상시키는 특징이 있다.
Description
본 발명은 트랜지스터의 제조 방법에 관한 것으로, 특히 게이트 전극의 질화막 스페이서(Spacer) 상부의 손상으로 생성된 트랩(Trap)이 반도체 기판과 접하는 상기 질화막 스페이서의 바닥 부위까지 이동되는 것을 방지하여 소자의 특성, 수율 및 신뢰성을 향상시키는 트랜지스터의 제조 방법에 관한 것이다.
도 1a와 도 1b는 종래 기술에 따른 트랜지스터의 제조 방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(11)상에 열 산화 공정으로 제 1 산화막을 성장시킨다.
그 후, 상기 제 1 산화막 상에 다결정 실리콘층(15), 텅스텐(W)층(17), WN층(19), 하드 마스크(Hard mask)층(21) 및 감광막을 순차적으로 형성한다.
그리고, 상기 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 하드 마스크층(21), WN층(19), 텅스텐층(17) 및 다결정 실리콘층(15)을 선택 식각하여 게이트 산화막(13)과 게이트 전극을 형성한 후, 상기 감광막을 제거한다. 이때, 상기 게이트 전극 형성 공정 시 상기 제 1 산화막도 선택 식각된다.
여기서, 상기 다결정 실리콘층(15), 텅스텐층(17) 및 WN층(19)으로 게이트 전극을 형성한다.
도 1b에서와 같이, 상기 게이트 전극을 포함한 전면에 열 산화하여 제 2 산화막(23)을 성장시킨다. 이때, 상기 제 2 산화막(23)의 성장 공정은 게이트 전극 형성 공정 시 상기 게이트 산화막(13)의 측벽 부위에 손상을 받아 리세스(Recess)되므로 상기 게이트 산화막(13)과 다결정 실리콘층(15)의 측벽에 산화막의 재생산을 위한 열 산화 공정이다.
그리고, 상기 제 2 산화막(23)을 포함한 전면에 라이너(Liner) 질화막(25)을 형성한다.
이어, 상기 게이트 전극을 마스크로 전면에 불순물 이온을 주입하고 드라이브- 인(Drive-in) 공정을 실시하여 불순물 영역(27)을 형성한다.
그리고, 상기 라이너 질화막(25) 상에 제 2 질화막을 형성하고, 상기 제 2 질화막과 라이너 질화막(25)을 에치백(Etch back)하여 상기 게이트 전극 양측에 제 2 질화막 스페이서(29)를 형성한다.
여기서, 상기 제 2 질화막 스페이서(29)는 그 후속 공정인 LPC(Landing Plug Contact)의 식각 공정 시 손상되어 상기 제 2 질화막 스페이서(29)의 계면에 트랩(Trap)(A)이 발생된다.
그러나 반도체 소자 및 그의 제조 방법은 질화막 스페이서를 구비한 게이트 전극을 사용한 반도체 소자에 있어서, 후속 식각 공정 시 상기 질화막 스페이서의 계면의 손상으로 생성된 트랩이 상기 질화막 스페이서의 바닥 부위까지 이동되기 때문에 상기 트랩을 통해 누설 전류가 증가하여 소자의 수율 및 신뢰성이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 라이너 질화막과질화막 스페이서 사이에 산화막을 형성하거나 N2분위기의 열처리 공정을 실시하여 상기 질화막 스페이서의 손상을 완화시키므로, 후속 식각 공정 시 상기 질화막 스페이서 상부의 손상으로 생성된 트랩이 반도체 기판과 접하는 상기 질화막 스페이서의 바닥 부위까지 이동되는 것을 방지하는 트랜지스터의 제조 방법을 제공하는데 그 목적이 있다.
도 1a와 도 1b는 종래 기술에 따른 트랜지스터의 제조 방법을 도시한 단면도.
도 2a와 도 2b는 본 발명의 제 1 실시 예에 따른 트랜지스터의 제조 방법을 도시한 단면도.
도 3a와 도 3b는 본 발명의 제 2 실시 예에 따른 트랜지스터의 제조 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
11,31,51 : 반도체 기판 13,33,53 : 게이트 산화막
15,35,55 : 제 1 다결정 실리콘층 17,37,57 : 텅스텐층
19,39,59 : \N층 21,41,61 : 하드 마스크층
23,43,63 : 제 2 산화막 25,45,65 : 라이너 질화막
27,47,67 : 불순물 영역 29,49,69 : 제 2 질화막 스페이서
48 : 라이너 산화막
이상의 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 게이트 산화막이 개재된 다결정 실리콘층을 포함하는 게이트 전극을 형성하는 단계와, 상기 다결정 실리콘층의 측벽에 산화막을 형성하는 단계와, 전체 표면 상부에 라이너 질화막을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면 내에 불순물 영역을 형성하는 단계와, 전체 표면 상부에 라이너 산화막 및 스페이서용 질화막을 순차적으로 형성하는 단계 및 상기 라이너 질화막, 라이너 산화막 및 스페이서용 질화막을 에치백하여 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 원리는 라이너 질화막과 질화막 스페이서 사이에 산화막을 형성하거나 N2분위기의 열처리 공정을 실시하여 상기 질화막 스페이서의 손상을 완화시키므로, 후속 식각 공정 시 상기 질화막 스페이서 상부의 손상으로 생성된 트랩이 반도체 기판과 접하는 상기 질화막 스페이서의 바닥 부위까지 이동되는 것을 방지하여 누설 전류를 억제하므로 소자의 리프레쉬(Refresh) 시간을 증가시키는 발명이다.
이하, 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a와 도 2b는 본 발명의 제 1 실시 예에 따른 트랜지스터의 제조 방법을 도시한 단면도이다.
도 2a를 참조하면, 반도체 기판(31)상에 열 산화 공정으로 제 1 산화막을 성장시킨다.
그 후, 상기 제 1 산화막 상에 다결정 실리콘층(35), 텅스텐층(37), WN층(39), 하드 마스크층(41) 및 감광막을 순차적으로 형성한다.
그리고, 상기 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 하드 마스크층(41), WN층(39), 텅스텐층(37) 및 다결정 실리콘층(35)을 선택 식각하여 게이트 산화막(33)과 게이트 전극을 형성한 후, 상기 감광막을 제거한다. 이때, 상기 게이트 전극 형성 공정 시 상기 제 1 산화막도 선택 식각된다.
여기서, 상기 다결정 실리콘층(35), 텅스텐층(37) 및 WN층(39)으로 게이트 전극을 형성한다.
도 2b에서와 같이, 상기 게이트 전극을 포함한 전면에 열 산화하여 제 2 산화막(43)을 성장시킨다. 이때, 상기 제 2 산화막(43)의 성장 공정은 게이트 전극 형성 공정 시 상기 게이트 산화막(33)의 측벽 부위에 손상을 받아 리세스되므로 상기 게이트 산화막(33)과 다결정 실리콘층(35)의 측벽에 산화막의 재생산을 위한 열 산화 공정이다.
그리고, 상기 제 2 산화막(43)을 포함한 전면에 라이너 질화막(45)을 형성한다.
이어, 상기 게이트 전극을 마스크로 전면에 불순물 이온을 주입하고 드라이브- 인 공정을 실시하여 불순물 영역(47)을 형성한다.
그리고, 상기 라이너 질화막(45) 상에 라이너 산화막(48)과 제 2 질화막을 순차적으로 형성하고, 상기 제 2 질화막, 라이너 산화막(48) 및 라이너 질화막(45)을 에치백 하여 상기 게이트 전극 양측에 제 2 질화막 스페이서(49)를 형성한다. 이때, 상기 라이너 산화막(48)을 HTO(High Temperature Oxide)층, MTO(Middle Temperature Oxide)층, LTO(Low Temperature Oxide)층, PE-TEOS(Plasma Enhance-Tetra Ethyl Ortho Silicate)층 및 LP-TEOS(Low Pressure-Tetra Ethyl Ortho Silicate)층 및 이들의 조합 중 선택된 어느 하나로 형성한다.
도 3a와 도 3b는 본 발명의 제 2 실시 예에 따른 트랜지스터의 제조 방법을 도시한 단면도이다.
도 3a를 참조하면, 반도체 기판(51)상에 열 산화 공정으로 제 1 산화막을 성장시킨다.
그 후, 상기 제 1 산화막 상에 다결정 실리콘층(55), 텅스텐층(57), WN층(59), 하드 마스크층(61) 및 감광막을 순차적으로 형성한다.
그리고, 상기 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 하드 마스크층(61), WN층(59), 텅스텐층(57) 및 다결정 실리콘층(55)을 선택 식각하여게이트 산화막(53)과 게이트 전극을 형성한 후, 상기 감광막을 제거한다. 이때, 상기 다결정 실리콘층(55), 텅스텐층(57) 및 WN층(59)으로 게이트 전극을 형성한다. 이때, 상기 게이트 전극 형성 공정 시 상기 제 1 산화막도 선택 식각된다.
도 3b에서와 같이, 상기 게이트 전극을 포함한 전면에 열 산화하여 제 2 산화막(63)을 성장시킨다. 이때, 상기 제 2 산화막(63)의 성장 공정은 게이트 전극 형성 공정 시 상기 게이트 산화막(53)의 측벽 부위에 손상을 받아 리세스되므로 상기 게이트 산화막(53)과 다결정 실리콘층(55)의 측벽에 산화막의 재생산을 위한 열 산화 공정이다.
그리고, 상기 제 2 산화막(63)을 포함한 전면에 라이너 질화막(65)을 형성한다.
이어, 상기 게이트 전극을 마스크로 전면에 불순물 이온을 주입하고 드라이브- 인 공정을 실시하여 불순물 영역(67)을 형성한다.
그리고, 상기 라이너 질화막(65) 상에 제 2 질화막을 형성하고, 상기 제 2 질화막과 라이너 질화막(65)을 에치백 하여 상기 게이트 전극 양측에 제 2 질화막 스페이서(69)를 형성한다.
그 후, 열처리 공정을 전면에 실시한다. 이때, 상기 열처리 공정으로 후속 공정인 LPC의 식각 공정 시 상기 제 2 질화막 스페이서(69) 계면의 손상을 커링(Curing)하여 상기 제 2 질화막 스페이서(69)의 계면에 발생되는 트랩의 이동을 억제한다. 이때, 상기 열처리 공정은 N2분위기의 퍼니스를 사용한 어닐(Anneal) 공정 또는 NH3분위기의 어닐 공정으로 실시한다.
상술한 본 발명의 제 1, 제 2 실시 예를 같이 사용할 수 있다.
즉, 제 1 실시 예의 라이너 산화막(48)을 형성한 후, 후속 공정으로 제 2 실시 예인 N2분위기의 열처리 공정을 상기 제 2 질화막 스페이서(69)를 포함한 전면에 실시할 수도 있다.
본 발명의 트랜지스터의 제조 방법은 다음과 같은 방법으로 후속 식각 공정 시 상기 질화막 스페이서 상부의 손상으로 생성된 트랩이 반도체 기판과 접하는 상기 질화막 스페이서의 바닥 부위까지 이동되는 것을 방지하여 누설 전류를 억제하므로 소자의 리프레쉬 시간을 증가시켜 소자의 특성, 수율 및 신뢰성을 향상시키는 효과가 있다.
첫째, 라이너 질화막과 질화막 스페이서 사이에 산화막을 형성하므로, 후속 식각 공정 시 상기 질화막 스페이서 상부의 손상으로 생성된 트랩이 중간의 상기 산화막에 의해 차단된다.
둘째, N2분위기의 어닐 공정을 실시하여 상기 질화막 스페이서의 손상을 완화시키므로 상기 질화막 스페이서의 손상으로 생성된 트랩이 상기 질화막 스페이서의 바닥 부위까지 이동되는 것을 방지하고 또한 반도체 기판의 손상도 방지한다.
Claims (7)
- 반도체 기판 상부에 게이트 산화막이 개재된 다결정 실리콘층을 포함하는 게이트 전극을 형성하는 단계;상기 다결정 실리콘층의 측벽에 산화막을 형성하는 단계;전체 표면 상부에 라이너 질화막을 형성하는 단계;상기 게이트 전극 양측의 반도체 기판 표면 내에 불순물 영역을 형성하는 단계;전체 표면 상부에 라이너 산화막 및 스페이서용 질화막을 순차적으로 형성하는 단계; 및상기 라이너 질화막, 라이너 산화막 및 스페이서용 질화막을 에치백하여 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제1항에 있어서,상기 라이너 산화막은 HTO층, MTO층, LTO층, PE-TEOS층, LP-TEOS층 및 이들의 조합 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제1항에 있어서,상기 트랜지스터 제조 방법은 상기 스페이서를 N2분위기 또는 NH3분위기에서 퍼니스 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
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