KR20070002607A - 반도체 소자의 트랜지스터 제조방법 - Google Patents

반도체 소자의 트랜지스터 제조방법 Download PDF

Info

Publication number
KR20070002607A
KR20070002607A KR1020050058210A KR20050058210A KR20070002607A KR 20070002607 A KR20070002607 A KR 20070002607A KR 1020050058210 A KR1020050058210 A KR 1020050058210A KR 20050058210 A KR20050058210 A KR 20050058210A KR 20070002607 A KR20070002607 A KR 20070002607A
Authority
KR
South Korea
Prior art keywords
gate
ion implantation
semiconductor substrate
gate pattern
region
Prior art date
Application number
KR1020050058210A
Other languages
English (en)
Inventor
정우영
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050058210A priority Critical patent/KR20070002607A/ko
Publication of KR20070002607A publication Critical patent/KR20070002607A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 소정의 하부 구조를 구비하는 반도체 기판 상에 게이트 산화막, 폴리실리콘막, 금속층 및 하드 마스크막을 증착한 후, 마스크/식각 공정을 수행하여 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴의 게이트 산화막 양 끝단을 경사 식각하는 단계와, 상기 게이트 패턴 양측의 상기 반도체 기판에 경사를 주어 제1 이온주입 공정을 수행하여 제1 LDD (Lightly Doped Drain) 영역을 형성하는 단계와, 상기 게이트 패턴 양측의 상기 반도체 기판에 경사를 주어 제2 이온주입 공정을 수행하여 제2 LDD 영역을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 제조방법을 개시한다.

Description

반도체 소자의 트랜지스터 제조방법{Method for Manufacturing Transistor of Semiconductor Device}
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 트랜지스터 제조방법을 도시하는 단면도.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 소자분리막
14 : 웰 영역 16 : 채널 영역
18 : 게이트 산화막 20 : 폴리실리콘막
22 : 금속층 24 : 하드 마스크막
26 : 절연막 28 : 제1 LDD 영역
30 : 제2 LDD 영역 32 : 스페이서
34 : 접합 영역
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 더욱 상세하게는 디램 (DRAM) 등의 메모리나 로직 (logic) 등에 주로 사용되는 금속 산화막 반 도체 전계 효과 트랜지스터 (metal-oxide semiconductor field effect transistor; 이하, "MOSFET"이라 약칭함)를 제조하는 방법에 관한 것으로, 특히 게이트 형성 공정상의 단점을 최소화하는 효과를 기대할 수 있는 기술이다.
종래의 MOSFET는 하나의 게이트로 형성되는 트랜지스터이기 때문에 게이트 하나에 의해서만 하나의 트랜지스터가 동작을 하게 된다.
이에 따라, 트랜지스터의 성능은 사실상 한정되어 있고, 레이아웃 면적의 경우 게이트 길이의 축소에 의해서만 고집적화시킬 수 있기 때문에, 공정상 중대한 이슈가 많이 발생할 뿐만 아니라, 게이트 길이에 의존하는 MOSFET의 채널에는 펀치-쓰루 누설전류, DIBL (Drain-Induced Barrier Lowering), GIDL (Gate-Induced Drain Leakage) 등과 같은 여러 역효과가 혼재하게 된다.
또한 반도체 소자가 미세화됨에 따라 즉, 게이트 CD (critical dimension)가 작아짐에 따라, 레이아웃 및 콘택의 면적 확보가 어려우며 오정렬에 의해 게이트간의 브릿지 (bridge)나 쓰러짐 등의 문제가 발생하는 등 게이트 마스크 공정에 어려움이 있다. 또한 접합 영역의 노출 면적이 작아 이온주입 공정에도 어려움이 있어 접합 영역의 형성에도 어려움이 따른다.
본 발명은 상기 종래기술의 문제점을 해결하기 위한 것으로, 게이트 CD는 유지하면서 게이트 산화막의 길이를 줄임으로써, 게이트 CD에 의해 형성되는 게이트 채널의 길이를 줄여 쇼트 채널을 이용하는 것이 가능할 뿐만 아니라, 접합 영역에 형성되는 LDD (Lightly Doped Drain) 영역을 형성하기 위한 이온주입 공정을 확장 시켜 트랜지스터의 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명에서는 하기의 단계를 포함하는 반도체 소자의 트랜지스터 제조방법을 제공한다:
(a) 소정의 하부 구조를 구비하는 반도체 기판 상에 게이트 산화막, 폴리실리콘막, 금속층 및 하드 마스크막을 증착한 후, 마스크/식각 공정을 수행하여 게이트 패턴을 형성하는 단계;
(b) 상기 게이트 패턴의 게이트 산화막 양 끝단을 경사 식각하는 단계;
(c) 상기 게이트 패턴 양측의 상기 반도체 기판에 경사를 주어 제1 이온주입 공정을 수행하여 제1 LDD 영역을 형성하는 단계; 및
(d) 상기 게이트 패턴 양측의 상기 반도체 기판에 경사를 주어 제2 이온주입 공정을 수행하여 제2 LDD 영역을 형성하는 단계.
본 발명은 상기 단계를 포함하는 반도체 소자의 트랜지스터 제조방법에 있어서, 상기 (a) 단계 후 (b) 단계 이전에 (a) 단계 결과물의 전체 표면 상부에 스텝 커버리지 (step coverage)가 나쁜 절연막을 증착하는 단계를 더 포함하는 것과, 상기 절연막은 SOG (Spin On Glass)인 것과, 상기 (b) 단계 후 (c) 단계 이전에 상기 반도체 기판을 산화하는 단계를 더 포함하는 것과, 상기 제1 이온주입 공정은 제2 이온주입 공정에 비해 고 에너지로 깊게 이온주입하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명의 실시예를 상세히 설명하면 다음 과 같다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 트랜지스터 제조방법을 도시하는 단면도로서, 그 제조과정을 살펴보면 다음과 같다.
도 1a를 참조하면, 반도체 기판(10) 상에 얇은 트렌치 소자분리 (Shallow Trench Isolation; STI) 공정을 수행하여 소자분리막(12)을 형성함으로써, 반도체 기판(10)을 소자분리 영역 및 활성 영역으로 구분한다.
다음, 반도체 기판(10) 상에 웰 (well) 이온주입 공정을 수행하여 웰 영역(14)을 형성한 다음, 채널이 형성될 부위에 채널 이온주입 공정을 수행하여 채널 영역(16)을 형성한다.
다음, 상기한 소정의 하부 구조를 구비하는 반도체 기판(10) 상에 아래부터 차례대로 게이트 산화막(18), 도핑 폴리실리콘막(20), 텅스텐-실리콘, 갈륨-비소 등의 금속층(22) 및 질화막으로 구성되는 하드 마스크막(24)을 순차적으로 적층하여 게이트 형성용 막(미도시)을 형성한 후, 게이트 마스크(미도시)를 이용한 식각공정으로 상기 게이트 형성용 막을 식각하여 게이트 패턴(미도시)을 형성한다.
도 1b를 참조하면, 상기 결과물의 전체 표면 상부에 스텝 커버리지 (step coverage)가 나쁜 SOG를 증착하여 절연막(26)을 형성한 다음, 전체적으로는 수직 식각공정을 수행하면서 게이트 산화막(18)의 양 끝단에 대하여는 식각비를 조절하면서 경사 식각공정을 수행함으로써, 게이트 산화막(18)의 길이는 줄이고 절연막(26)은 제거한다.
즉, 본 발명에서는 스텝 커버리지가 나쁜 절연막(26)을 이용하여 식각의 배 리어 (barrier) 역할을 할 수 있게 하면서, 경사 식각에 의해 게이트 산화막(18)의 양 끝단이 잘 식각되도록 한 것이다. 그 결과, 게이트 산화막(18)의 길이만 줄일 수 있어, 게이트 패턴의 CD는 유지하면서 게이트 산화막(18)에 의해 형성되는 게이트 채널의 길이를 줄일 수 있게 된다.
다음, 상기 식각공정에 의해 반도체 기판(10)이 손상되는 것을 방지하기 위하여 반도체 기판(10) 상에 산화 공정을 수행할 수 있다.
도 1c를 참조하면, 상기 게이트 패턴 양측의 반도체 기판(10)에 경사를 주어 저농도로 제1 이온주입 공정을 수행함으로써 제1 LDD 영역(28)을 형성한 다음, 다시 상기 게이트 패턴 양측의 반도체 기판(10)에 경사를 주어 저농도로 제2 이온주입 공정을 수행함으로써 제2 LDD 영역(30)을 형성한다.
상기 제1 이온주입 공정시의 경사각은 반도체 기판(10)의 수직 방향에 대해 16 내지 18도, 바람직하게는 17도가 되도록 하고, 상기 제2 이온주입 공정의 경사각은 반도체 기판(10)의 수직 방향에 대해 6 내지 8도, 바람직하게는 7도가 되도록 함으로써, 제1 이온주입 공정이 제2 이온주입 공정에 비해 고 에너지로 깊게 수행되도록 한다.
이때, 상기 공정에서 게이트 산화막(18)의 길이를 줄였기 때문에 이온주입 공정의 영역을 확장시킬 수 있다. 그 결과, 상기 제1 이온주입 공정을 경사를 주어 수행함으로써 펀치-쓰루를 방지하기 위한 이온주입 공정을 더욱 보강할 수 있을 뿐만 아니라, 펀치-쓰루를 방지하기 위한 이온주입 공정을 생략할 수도 있으며, 트랜지스터의 문턱 전압 및 동작 전류 조절을 용이하게 할 수 있다. 이러한 효과는 다 시 말해, 쇼트 채널 효과를 최대한 줄이는 것이다.
또한, 상기 제2 이온주입 공정 역시 경사를 주어 수행함으로써 접합과 채널 문턱 전압에 의한 문턱 전압을 보상할 수 있다.
도 1d를 참조하면, 상기 결과물의 전체 표면 상부에 질화막(미도시)을 증착한 후 전면식각하여 상기 게이트 패턴의 측벽에 스페이서(32)를 형성한다.
도 1e를 참조하면, 측벽 스페이서(32)를 구비하는 상기 게이트 패턴의 양측에서 반도체 기판(10) 상에 이온주입 공정을 수행하여 접합 영역(34)을 형성한다.
상기한 바와 같이, 본 발명에서는 스텝 커버리지가 나쁜 절연막(26)을 이용하여 경사 식각에 의해 게이트 산화막(18)의 양 끝단을 식각함으로써 게이트 산화막(18)의 길이만 줄일 수 있어, 게이트 패턴의 CD는 유지하면서 게이트 채널의 길이를 줄일 수 있다.
또한, 게이트 산화막(18)의 길이를 줄임으로써 더욱 확장된 영역에서 상기 제1 이온주입 공정을 경사를 주어 수행할 수 있어, 펀치-쓰루를 방지하기 위한 이온주입 공정을 더욱 보강 혹은 생략할 수 있으며, 트랜지스터의 문턱 전압 및 동작 전류 조절을 용이하게 할 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이, 본 발명에서는 게이트 산화막의 길이만 줄임으로써, 게이트 패턴의 CD는 유지하면서 게이트 채널의 길이를 줄일 수 있고 또한 더욱 확장된 영역에서 제1 이온주입 공정을 경사를 주어 수행할 수 있어 쇼트 채널 효과를 최대한 줄이는 것과 같이 트랜지스터의 특성을 향상시킬 수 있다. 그 결과, 트랜지스터의 특성 향상으로 품질 및 수율 개선이 개선되는 효과가 있다.

Claims (5)

  1. (a) 소정의 하부 구조를 구비하는 반도체 기판 상에 게이트 산화막, 폴리실리콘막, 금속층 및 하드 마스크막을 증착한 후, 마스크/식각 공정을 수행하여 게이트 패턴을 형성하는 단계;
    (b) 상기 게이트 패턴의 게이트 산화막 양 끝단을 경사 식각하는 단계;
    (c) 상기 게이트 패턴 양측의 상기 반도체 기판에 경사를 주어 제1 이온주입 공정을 수행하여 제1 LDD (Lightly Doped Drain) 영역을 형성하는 단계; 및
    (d) 상기 게이트 패턴 양측의 상기 반도체 기판에 경사를 주어 제2 이온주입 공정을 수행하여 제2 LDD 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  2. 제 1 항에 있어서,
    상기 (a) 단계 후 (b) 단계 이전에, (a) 단계 결과물의 전체 표면 상부에 스텝 커버리지 (step coverage)가 나쁜 절연막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  3. 제 2 항에 있어서,
    상기 절연막은 SOG (Spin On Glass)인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  4. 제 1 항에 있어서,
    상기 (b) 단계 후 (c) 단계 이전에, 상기 반도체 기판을 산화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  5. 제 1 항에 있어서,
    상기 제1 이온주입 공정은 제2 이온주입 공정에 비해 고 에너지로 깊게 이온주입하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
KR1020050058210A 2005-06-30 2005-06-30 반도체 소자의 트랜지스터 제조방법 KR20070002607A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050058210A KR20070002607A (ko) 2005-06-30 2005-06-30 반도체 소자의 트랜지스터 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050058210A KR20070002607A (ko) 2005-06-30 2005-06-30 반도체 소자의 트랜지스터 제조방법

Publications (1)

Publication Number Publication Date
KR20070002607A true KR20070002607A (ko) 2007-01-05

Family

ID=37869575

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050058210A KR20070002607A (ko) 2005-06-30 2005-06-30 반도체 소자의 트랜지스터 제조방법

Country Status (1)

Country Link
KR (1) KR20070002607A (ko)

Similar Documents

Publication Publication Date Title
KR100464534B1 (ko) 반도체소자의 트랜지스터 및 그 형성방법
KR100631960B1 (ko) 반도체 소자 및 그의 제조방법
JP2003086807A (ja) 電界効果トランジスタの製造方法
KR20000056248A (ko) 소오스/드레인 영역의 수평방향 확산을 방지하는 전계효과 트랜지스터 및 그 제조방법
KR20070002607A (ko) 반도체 소자의 트랜지스터 제조방법
KR20050119244A (ko) 반도체 소자의 게이트 제조 방법
KR101038308B1 (ko) 반도체 소자의 트랜지스터 제조방법
KR100973091B1 (ko) Ｍｏｓ 트랜지스터 제조 방법
KR100596829B1 (ko) 반도체 소자의 트랜지스터 형성방법
KR100604044B1 (ko) 반도체 소자의 제조 방법
KR20070002661A (ko) 반도체 소자의 트랜지스터 형성 방법
KR101231229B1 (ko) 반도체 소자의 트랜지스터 제조 방법
KR100905182B1 (ko) 반도체 소자 형성 방법
KR100772115B1 (ko) 모스펫 소자의 제조방법
KR20050122474A (ko) 리세스 게이트를 갖는 트랜지스터의 제조 방법
KR100905183B1 (ko) 반도체 소자의 형성 방법
KR100618705B1 (ko) 반도체 소자의 게이트 형성방법
KR20070078230A (ko) 반도체 소자의 트랜지스터 제조방법
KR100665796B1 (ko) 얕은 접합 깊이를 가지는 모스 소자 및 그 제조 방법
KR101194742B1 (ko) 반도체 소자의 형성 방법
KR20050118548A (ko) 셀프 얼라인드 리세스 채널 ｍｏｓｆｅｔ 제조 방법
KR20060078400A (ko) 반도체 소자의 형성 방법
KR20050010251A (ko) 반도체소자의 소자분리막 형성방법
KR20040103630A (ko) 게이트 전극 형성 방법 및 이를 이용한 모오스 트랜지스터형성 방법
KR20030058678A (ko) 트랜지스터의 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination