KR20060078400A - 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 형성 방법에 관한 것으로써, 특히 반도체 소자가 고집적화 되면서 게이트 하부의 에지 부분에 전계가 집중되어 핫 캐리어(Hot Carrier)가 발생하고 리프레쉬(Refresh) 특성이 열화되는 문제를 방지하기 위하여, 게이트 하부 에지 부분을 2중의 절연막 구조로 사용함으로써, 게이트 형성 공정을 개선하고 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 형성 방법에 관한 것이다.
Description
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자의 형성 방법에 대한 것으로써, 반도체 소자가 고집적화 되면서 게이트 하부의 에지 부분에 전계가 집중되어 핫 캐리어(Hot Carrier)가 발생하고 리프레쉬(Refresh) 특성이 열화되는 문제를 방지하기 위하여, 게이트 하부 에지 부분을 2중의 절연막 구조로 사용함으로써, 게이트 형성 공정을 개선하고 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 형성 방법에 관한 것이다.
일반적으로 반도체에 전기장(Electric Field)이 인가되었을 때 반도체 소자내의 캐리어(Carrier) 또는 전공(Electron Hole)들이 가속을 하게 되고 또한 캐리어들은 매우 높은 에너지를 갖게 되는데 이러한 상태에 있는 캐리어들을 핫 캐리어(Hot Carrier)라 부른다. 핫 캐리어는 반도체 소자에 가장 심각하게 영향을 미치는 요소 중에 하나이며 이러한 핫 캐리어들을 줄이기 위한 작업으로 여러 가지 구조가 개발되고 있다.
반도체 소자의 게이트에 있어서, 게이트 하부의 채널 영역에 전계가 집중되어 게이트 산화막의 신뢰성을 저하시키는 원인이 된다. 이는 고집적, 고전압 소자일수록 신뢰성 저하 문제가 더 심각하게 나타난다. 이러한 핫 캐리어 현상을 방지하기 위하여 게이트 하부의 채널 영역 및 게이트 양측의 소스/드레인 사이에 불순물 이온을 주입하는 LDD(Lightly Doped Drain) 형성 공정이 수행된다. 또한, 핫 캐리어에 의한 내구성을 증가시키기 위하여 N2 이온 주입을 실시하기도 한다. 그러나, N2 이온은 게이트 동작 시 캐리어의 움직임을 둔화시키기 때문에 이는 게이트의 동작 전류 능력을 저하시키는 문제가 있다.
상술한 바와 같이, 게이트의 핫 캐리어를 현상을 방지하기 위하여 수행하는 N2 이온 주입은 게이트의 동작 전류 능력을 저하시키는 문제가 있으며 이를 위한 photo 및 PR(photo resistor) strip 공정도 추가가 된다. N2 이온 주입 공정은 공정이 추가 되는 문제뿐만 아니라, 공정이 많아짐에 따라 금속오염 및 particle 발생 등의 문제들로 인하여 반도체 소자의 수율이 저하되는 문제가 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 특히 게이트 하부 에지 부분을 제 1 게이트 산화막 및 질화막의 2중의 절연막 구조로 사용함으로써, 게이트 에지 부분에서의 핫 캐리어 발생을 방지하고 추가적인 이온 주입 공정을 생략하여 반도체 소자의 전기적 특성 및 리프레쉬(Refresh) 특성을 향상 시키는 반도 체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명은 상기와 같은 목적을 달성하기 위한 반도체 소자의 형성 방법으로,
(a) 반도체 기판 상에 제 1 게이트 산화막 및 절연막을 형성하는 단계와
(b) 상기 절연막 및 제 1 게이트 산화막을 식각하여 채널 영역의 반도체 기판을 노출시키는 단계와,
(c) 상기 노출된 반도체 기판 상에 제 2 게이트 산화막을 형성하는 단계와,
(d) 상기 채널 영역에 게이트 전극을 형성하되, 게이트 전극의 에지부가 제 1 게이트 산화막 및 절연막 상측에 오버랩되도록 형성 하는 단계와,
(e) 상기 게이트 전극의 측벽 및 상부면을 산화시켜 버퍼 산화막을 형성하는 단계와,
(f) 상기 게이트 전극의 양측에 LDD 형성을 위한 이온 주입 공정을 수행하는 단계 및
(g) 상기 산화막의 측벽에 스페이서 질화막을 형성한 후 소스/드레인 영역 형성을 위한 이온 주입 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 활성영역을 정의하는 소자분리막(미도시)을 포함하는 반 도체 기판(100) 상에 패드 산화막을 형성하고, 상기 활성영역에 웰 이온 주입을 수행하고 패드 산화막을 제거한다. 여기에서 도 1a에 도시된 반도체 기판(100)은 웰 영역이 형성된 활성영역을 나타낸다.
다음에는 반도체 기판(100) 상에 제 1 게이트 산화막(110), 절연막(120) 및 게이트 채널 영역을 노출 시키는 감광막 패턴(130)을 형성한다. 이때, 절연막(120)은 질산화막 또는 질화막을 사용하여 형성하는 것이 바람직하다.
도 1b를 참조하면, 감광막 패턴(130)을 마스크로 절연막(120) 및 제 1 게이트 산화막(110)을 부분 식각하여 게이트 예정 영역의 반도체 기판(100)을 노출시킨다. 이때, H3PO4를 사용하며 질화막 : 제 1 게이트 산화막의 식각율을 50 : 1 로 유지하여 제 1 게이트의 산화막 식각되는 두께가 1 ~ 5Å 인 것이 바람직하다.
도 1c를 참조하면, 노출된 반도체 기판 상에 제 2 게이트 산화막(140)을 형성한다. 이때, 제 1 게이트 산화막(110) 및 절연막(120)의 총 두께를 상기 제 2 게이트 산화막(140)의 두께 보다 1.2 ~ 3배 더 두껍게 형성하는 것이 바람직하다.
도 1d를 참조하면, 반도체 기판(100) 전면에 게이트 폴리실리콘층(150)을 형성 한다.
도 1e를 참조하면, 게이트 마스크를 이용한 식각 공정으로 게이트 전극(155)을 형성하되, 게이트 전극(155)의 에지부가 제 1 게이트 산화막(110) 및 절연막(120)과 소정 부분 오버랩되는 2중 게이트 절연막 구조를 포함하도록 한다. 다음에는 게이트 전극(155)의 측벽 및 상부면을 산화시켜 버퍼 산화막(160)을 형성한다.
도 1f를 참조하면, 게이트 전극(155)의 양측에 LDD(Lightly Doped Drain) 영역(170)형성을 위한 이온 주입 공정을 수행한다. 이때, 이온 주입 공정의 틸트 각도는 상기 반도체 기판의 표면에 대하여 10 ~ 70도가 되도록 하고, 트위스트 0 ~ 45도가 되도록 하며 회전시키면서 4 방향에서 주입하는 것이 바람직하다.
도 1g를 참조하면, 산화막(160)의 측벽에 스페이서 질화막(190)을 형성한 후 소스/드레인 영역(180) 형성을 위한 이온 주입 공정을 수행 한다. 이때, 스페이서 질화막(190) 형성을 위한 라이너 질화막은 600 ~ 750℃의 온도에서 300 ~ 2000Å의 두께로 형성한다. 또한, 소스/드레인 이온 주입을 수행한 후 900 ~ 1000℃의 온도에서 5 ~ 20초간 열처리하는 공정을 수행하는 것이 바람직하며, 600 ~ 900℃의 온도 구간에서는 60℃/sec 이상의 빠른 온도 상승률을 갖도록 열처리 장비를 조절하는 것이 중요하다.
이상에서 설명한 바와 같이, 특히 게이트 하부 에지 부분을 제 1 게이트 산화막 및 질화막의 2중의 절연막 구조로 사용함으로써, 게이트 에지 부분에서의 핫 캐리어 발생을 방지하고 추가적인 이온 주입 공정을 생략할 수 있다. 따라서, 반도체 소자의 전기적 특성 및 리프레쉬(Refresh) 특성을 향상 시키고, 반도체 소자의 형성 공정의 원가 절감 및 수율을 향상 시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으 로 보아야 할 것이다.
Claims (7)
- (a) 반도체 기판 상에 제 1 게이트 산화막 및 절연막을 형성하는 단계;(b) 상기 절연막 및 제 1 게이트 산화막을 식각하여 채널 영역의 반도체 기판을 노출시키는 단계;(c) 상기 노출된 반도체 기판 상에 제 2 게이트 산화막을 형성하는 단계;(d) 상기 채널 영역에 게이트 전극을 형성하되, 게이트 전극의 에지부가 제 1 게이트 산화막 및 절연막 상측에 오버랩되도록 형성 하는 단계;(e) 상기 게이트 전극의 측벽 및 상부면을 산화시켜 버퍼 산화막을 형성하는 단계;(f) 상기 게이트 전극의 양측에 LDD 형성을 위한 이온 주입 공정을 수행하는 단계; 및(g) 상기 산화막의 측벽에 스페이서 질화막을 형성한 후 소스/드레인 영역 형성을 위한 이온 주입 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 절연막은 질산화막 또는 질화막인 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 제 1 게이트 산화막 및 절연막의 총 두께를 상기 제 2 게이트 산화막의 두께 보다 1.2 ~ 3배 더 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 (b) 단계의 식각 공정은 H3PO4를 사용하며 질화막 : 제 1 게이트 산화막의 식각율을 50 : 1 로 유지하여 제 1 게이트의 산화막이 식각되는 두께가 1 ~ 5Å 인 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 (f) 단계의 이온 주입 공정의 틸트 각도는 상기 반도체 기판의 표면에 대하여 10 ~ 70도가 되도록 하고, 트위스트 0 ~ 45도가 되도록 하며 회전시키면서 4 방향에서 주입하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 스페이서 질화막 형성을 위한 라이너 질화막은 600 ~ 750℃의 온도에서 300 ~ 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 소스/드레인 이온 주입을 수행한 후 900 ~ 1000℃의 온도에서 5 ~ 20초간 열처리하는 공정을 더 수행하되, 600 ~ 900℃의 온도 구간에서는 60℃/sec 이상의 온도 상승률로 열처리하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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Cited By (1)
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| CN109524399A (zh) * | 2017-09-18 | 2019-03-26 | 三星电子株式会社 | 半导体存储器件及其制造方法 |
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2004
- 2004-12-31 KR KR1020040118005A patent/KR20060078400A/ko not_active Application Discontinuation
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| CN109524399A (zh) * | 2017-09-18 | 2019-03-26 | 三星电子株式会社 | 半导体存储器件及其制造方法 |
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