KR19990036745A - 반도체 디바이스 및 이를 제조하기 위한 방법 - Google Patents

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Abstract

본 발명은 반도체 기판, 상기 반도체 기판 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성된 게이트 전극, 및 상기 게이트 전극 근방의 상기 반도체 기판 내에 형성된 소스-드레인 확산층을 포함하는 반도체 디바이스를 제공한다. 실리사이드막이 각각의 상기 게이트 전극 및 상기 소스-드레인 확산층 상에 형성된다. 상기 게이트 전극 상에 배치된 실리사이드막은 상기 소스-드레인 확산층 상에 배치된 상기 실리사이드막보다 더 두껍다. 본 발명은 또한 게이트 전극이 반도체 기판을 커버하는 게이트 절연막 상에 형성되고, 이어서 반도체 기판 내에 소스-드레인 확산층이 형성되는 반도체 디바이스 제조 방법을 제공한다. 다음에, 실리사이드화를 억제하는 원자들이 선택적으로 소스-드레인 확산층으로 도입되고, 이어서, 각각의 게이트 전극 및 소스-드레인 확산층 상에 고 융점을 갖는 금속막이 형성된다. 고 융점 금속막은 실리사이드막으로 변환되어 게이트 전극 및 소스-드레인 확산층 상에 선택적으로 실리사이드막을 형성한다. 이러한 특수한 방법은 게이트 전극 상에 형성된 실리사이드막이 소스-드레인 확산층 상에 형성된 실리사이드막보다 더 두꺼운 살리사이드 구조의 반도체 디바이스를 얻도록 소스-드레인 확산층 상의 실리사이드막의 형성을 지체시킨다.

Description

반도체 디바이스 및 이를 제조하기 위한 방법
본 발명은 MIS(금속-절연체-반도체) 구조의 반도체에 관한 것이며, 특히 게이트 전극 및 소스-드레인 확산층을 커버하도록 형성된 금속 실리사이드막을 포함하는 반도체 디바이스와 이를 제조하는 방법에 관한 것이다.
최근에, 전형적인 MIS 구조인 CMOS(Complementary Metal Oxide Semicondu ctor) 구조의 반도체 장치는 소형화에 의한 집적도와 동작 속도 면에서 상당한 향상을 이루어 왔다.
소형화, 특히 1/4 미크론 이하로 진행됨에 따라, 트랜지스터 고유의 지연 성분에 대한 저항 및 커패시턴스와 같은 기생 성분에 의해 발생된 지연의 비율이 증가되어, 디바이스의 고속 동작을 달성하기 위해서는 소스-드레인 여역 및 게이트 전극의 저항을 감소시키는 것이 절대적으로 필요하게 된다.
저항을 감소시키기 위한 수단으로서, 실리사이드막이 소스-드레인 확산층 및 게이트 전극을 커버하도록 선택적으로 형성되는 살리사이드 구조(salicide structure)가 공지되어 있다.
살리사이드 구조를 형성하기 위해서는, 예를 들어, 그 상부에 소스-드레인 확산층 및 게이트 전극을 구비한 반도체 기판 상에 스퍼터링 방법에 의해 Ti, Co, 또는 Ni와 같은 고 융점 금속을 피착시키고, 다음에 소스-드레인 확산층 및 게이트 전극 상에 피착된 고 융점 금속을 실리사이드로 변환시키도록 상기 기판에 어닐링 처리를 가하여 미반응 고 융점 금속을 선택적으로 제거한다. 그 결과, 저 고유저항의 실리사이드막이 자기 정렬(self-alignment)에 의해 소스-드레인 확산층 및 게이트 전극 상에 선택적으로 형성된다. 실리사이드막을 형성하는 특별한 방법에 의해 형성된 상기 구조는 소위 살리사이드 구조라 불린다.
도 1은 살리사이드 구조를 사용하여 MOS 구조(MOS-FET)의 전계 효과 트랜지스터의 기본적인 구성을 예시한 단면도이다. 도면에 도시된 바와 같이, 웰(108)이 실리콘 반도체 기판(101) 내에 형성된다. 다결정 실리콘으로 구성된 게이트 전극(103)이 웰(108)의 표면 상에 형성되며 그들 사이에는 게이트 산화막(102)이 개재된다. 실리콘 질화막으로 구성된 게이트 측벽막(104)이 게이트 전극(103)의 측면 상에 형성된다.
또한, 얕은 소스-드레인 확산층(105) 및 깊은 소스-드레인 확산층(106)이 게이트 측벽막(104) 아래에 형성된다. 또한, 실리사이드막(107)이 깊은 소스-드레인 확산층(106) 및 게이트 전극(103) 상에 형성된다.
실리사이드막(107)이 다음과 같이 형성된다. 특히, 깊은 소스-드레인 확산층(106)의 형성 후에, 고 융점 금속막이 깊은 소스-드레인 확산층(106) 및 게이트 전극(103)을 포함하는 반도체 기판 상에 약 30 nm의 두께로 피착된다. 다음에, 금속층을 실리사이드층으로 변환시키도록 어닐링 처리가 깊은 소스-드레인 확산층(106) 및 게이트 전극(103) 상의 금속에 가해져, 미반응 고 융점 금속이 선택적으로 제거된다. 그 결과, 실리사이드막(107)이 자기 정렬에 의해 선택적으로 깊은 소스-드레인 확산층(107) 및 게이트 전극(103) 상에 형성된다.
도 1에 도시된 바와 같은 종래의 살리사이드 구조를 채용한 반도체 디바이스에서는, 소스-드레인 확산층을 깊게 형성하는 것이 필수적이다. 소스-드레인 확산층이 얕게 형성되면, 소스-드레인 확산층 내의 실리콘은 살리사이드 구조 내의 실리사이드를 혀성하는 단계에서 소비되어, 접합부에서 누설이 발생하게 된다. 또한, 실리사이드를 형성하는 단계에서의 금속막의 한 단위 두께에 대한 소비되는 실리콘막의 두께의 비율은 티타늄 실리사이드(TiSi2)를 형성하는 경우에는 2.27이고, 코발트 실리사이드(CoSi2)를 형성하는 경우에는 3.64이며 니켈 실리사이드(NiSi)를 형성하는 경우에는 1.83이다.
종래의 실리사이드막을 사용하여 얕은 접합이 소스-드레인 확산층으로서 형성되면, 접합 누설이 얕은 접합부에서 발생되는 것에 유의한다. 이 접합 누설을 방지하기 위해, 깊은 접합을 소스-드레인 확산층으로서 형성하는 것이 필수적이다.
본 발명에 의해 해결되는 문제점을 설명한다.
상술한 바와 같이, 만일 깊은 접합이 소스-드레인 확산층으로서 형성된다면, MOS-FET 내에서 단 채널 효과의 발생이 현저하게 된다. 그 결과, 반도체 디바이스의 소형화를 저해하는 게이트 측벽막의 충분한 폭을 보장하는 것이 필수적이게 된다.
살리사이드 구조를 채용한 경우에, 실리사이드막과 실리콘층 사이의 계면에서의 접촉 저항 및 얕은 접합부의 저항은 소스-드레인 확산층에서의 전체 기생 저항에 관련하여 매우 높은 비율을 점유한다. 그러므로, 확산층 상에 형성된 실리사이드막이 변화된다해도 기생 저항은 두드러지게 변화되지 않는다. 만일 기생 저항이 고유 저항의 약 5%로 설정된다면, 반도체 디바이스의 소형화 시에 기생 저항을 감소시키는 것이 필수적이라 해도 확산층 상에 형성된 실리사이드막의 두께를 감소시키는 것이 가능하게 된다.
한편, 고속 동작을 달성하기 위해서는, 예를 들어, CMOS 인버터의 게이트 지연 시간을 감소시키는 것이 필수적이다. 이러한 목적을 달성하기 위해, 저 저항의 게이트 전극을 형성하는 것이 필요하다.
도 2는 각각의 반도체 세대의 게이트 길이에 대해 요구되는 소스-드레인 확산층 및 게이트 전극 상에 배치된 실리사이드막의 시트 저항(sheet resistance)을 도시하고 있다.
한편, 만일 간소화를 위해 실리사이드막의 고유 저항이 크기에 의존적이지 않은 것으로 가정한다면, 즉 소위 "미세 배선 효과(fine wire effect)"가 존재하지 않음으로써 실리사이드막의 고유 저항이 막의 얇아짐에 따라 변화되지 않는 것으로 가정한다면, 실리사이드막의 시트 저항은 실리사이드막의 두께에 반비례하게 된다. 게이트 길이가 감소함에 따라 장차 게이트 전극 상에 배치된 실리사이드막의 두께가 증가되는 것이 필요하게 된다.
상술한 상황을 고려하여 이루어지는 본 발명의 목적은 소형화를 촉진하고 반도체 디바이스의 동작 속도를 증가시키는 것이 가능하도록 게이트 전극 상에 배치된 실리사이드막이 소스-드레인 확산층 상에 배치된 실리사이드막보다 더 두껍도록 제작된 살리사이드 구조를 갖는 반도체 디바이스를 제공하는 것이다.
본 발명의 다른 목적은 게이트 전극 상에 배치된 실리사이드막이 소스-드레인 확산층 상에 배치된 실리사이드막보다 더 두껍도록 한 살리사이드 구조를 갖는 반도체 디바이스를 제조하는 방법을 제공하는 것이다.
상술한 목적을 달성하기 위한 본 발명의 한 특징에 따르면, 반도체 기판에 형성된 소스-드레인 확산층, 상기 소스-드레인 확산층 상에 형성된 제1 실리사이드막, 상기 반도체 기판 상에 배치된 게이트 절연막 상에 형성된 게이트 전극, 및 상기 게이트 전극 상에 배치되며 상기 제1 실리사이드막보다 두꺼운 제2 실리사이드막을 포함하는 반도체 디바이스가 제공된다.
특수한 구성의 반도체 디바이스에서, 게이트 전극 상에 배치된 실리사이드막은 소스-드레인 확산층 상에 배치된 실리사이드막보다 더 두껍게 되어, 소형화를 촉진하고 반도체 디바이스의 동작 속도를 증가시킨다.
본 발명의 다른 특징에 따르면, 반도체 기판 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계, 반도체 기판에 소스-드레인 확산층을 형성하는 단계, 실리사이드화(silicidation)를 억제하는 원자들을 소스-드레인 확산층으로 선택적으로 도입시키는 단계, 게이트 전극 및 소스-드레인 확산층 상에 고 융점 금속의 막을 형성하는 단계, 및 게이트 전극과 소스-드레인 확산층 상에 선택적으로 실리사이드막을 형성하도록 고융점 금속막을 실리사이드막으로 변환시키는 단계를 포함하는 반도체 디바이스를 제조 방법이 제공된다.
반도체 디바이스를 제조하기 위한 본 발명의 방법에서, 소스-드레인 확산층 상의 실리사이드막 형성을 지체시키도록 실리사이드화를 억제하는 원자들이 소스-드레인 확산층으로 선택적으로 도입되어, 게이트 전극 상에 배치된 실리사이드막이 소스-드레인 확산층 상에 배치된 실리사이드막보다 더 두껍게 된다.
본 발명의 또다른 특징에 따르면, 반도체 기판 상에 게이트 절연막을 형성하는 단계, 상기 반도체 기판에 소스-드레인 확산층을 형성하는 단계, 상기 소스-드레인 확산층 상에 실리사이드화를 억제하는 막을 형성하는 단계, 상기 게이트 전극 및 상기 소스-드레인 확산층 상에 고 융점을 갖는 금속의 막을 형성하는 단계, 및 상기 게이트 전극 과 상기 소스-드레인 확산층 상에 선택적으로 실리사이드막을 형성하도록 상기 고 융점 금속을 실리사이드막으로 변환시키는 단계를 포함하는 반도체 디바이스 제조 방법이 제공된다.
본 발명의 특수한 제조 방법에 따르면, 소스-드레인 확산층 상에 배치된 고 융점 금속막의 실리사이드화를 지체시키도록 실리사이드화를 억제하는 막, 예를 들어, 산화막이 소스-드레인 확산층 상에 선택적으로 형성된다. 이로써, 게이트 전극 상에 배치된 실리사이드막은 소스-드레인 확산층 상에 배치된 실리사이드막보다 더 두껍게 제작될 수 있다.
본 발명의 또다른 특징에 따르면, 반도체 기판 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계, 상기 반도체 기판에 소스-드레인 확산층을 형성하는 단계, 상기 게이트 전극 및 상기 소스-드레인 확산층 상에 절연막을 형성하는 단계, 상기 소스-드레인 확산층이 상기 절연막으로 커버되어 있는 상태를 유지하면서 상기 게이트 전극의 표면을 노출시키도록 상기 절연막을 씨닝(thinning)하는 단계, 상기 게이트 전극의 상부가 비정질(amorphous) 상태가 되도록 상기 게이트 전극의 표면 근방의 영역에 원자들을 도입시키는 단계, 상기 소스-드레인 확산층 상에 배치된 상기 절연막을 제거하는 단계, 상기 게이트 전극 및 상기 소스-드레인 확산층 상에 고 융점을 갖는 금속막을 형성하는 단계, 및 상기 게이트 전극 및 상기 소스-드레인 확산층 상에 선택적으로 실리사이드막을 형성하도록 상기 고 융점 금속막을 실리사이드막으로 변환시키는 단계를 포함하는 반도체 디바이스 제조 방법이 제공된다.
본 발명의 특수한 제조 방법에 따르면, 게이트 전극의 상부에서 실리사이드화를 촉진하도록 게이트 전극의 상부 상에 선택적으로 비정질층이 형성된다. 이로써, 게이트 전극 상에 배치된 실리사이드막은 소스-드레인 확산층 상에 배치된 실리사이드막보다 더 두껍게 제작될 수 있다.
본 발명의 또다른 특징에 따르면, 반도체 기판 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 게이트 전극의 형태를 갖는 비정질 실리콘막을 형성하는 단계, 상기 반도체 기판에 소스-드레인 확산층을 형성하는 단계, 상기 비정질 실리콘막 및 상기 소스-드레인 확산층 상에 고 융점을 갖는 금속막을 형성하는 단계, 및 상기 비정질 실리콘막 및 상기 소스-드레인 확산층 상에 선택적으로 실리사이드막을 형성하도록 상기 고 융점 금속막을 실리사이드막으로 변환시키는 단계를 포함하는 반도체 디바이스 제조 방법이 제공된다.
본 발명의 특수한 제조 방법에 따르면, 게이트 전극이 비정질 실리콘을 사용함으로써 형성된다. 그 결과, 게이트 전극 상에 배치된 실리사이드막이 소스-드레인 확산층 상에 배치된 실리사이드막보다 더 두껍도록 게이트 전극 상의 실리사이드 형성 레이트가 촉진된다.
본 발명의 또다른 특징에 따르면, 반도체 기판 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계, 상기 반도체 기판에 소스-드레인 확산층을 형성하는 단계, 상기 게이트 전극 및 상기 소스-드레인 확산층 상에 선택적으로 실리사이드막을 형성하는 단계, 상기 게이트 전극 및 상기 소스-드레인 확산층 상에 배치된 상기 실리사이드막 상에 절연막을 형성하는 단계,
상기 소스-드레인 확산층 상에 배치된 상기 실리사이드막이 상기 절연막으로 커버되어 있는 상태를 유지하면서 상기 게이트 전극 상에 배치된 실리사이드막을 노출시키도록 상기 절연막을 씨닝하는 단계, 및 상기 노출된 실리사이드막의 표면 상에 실리사이드막을 더 형성하는 단계를 포함하는 반도체 디바이스 제조 방법이 제공된다.
본 발명의 특수한 제조 방법에서, 실리사이드막을 공지된 방법으로 형성한 다음, 반도체 기판의 전체 표면을 절연막으로 커버한다. 다음에, 게이트 전극 상에 배치된 실리사이드막의 표면은 외측에 집약적으로 노출되고, 이어서 게이트 전극 상에 배치된 노출된 실리사이드막 상에 선택적으로 실리사이드막을 더 형성한다. 그 결과, 게이트 전극 상에 배치된 실리사이드막이 소스-드레인 확산층 상에 배치된 실리사이드막보다 더 두껍게 제작된다.
또한, 본 발명의 또다른 특징에 따르면, 반도체 기판 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계, 상기 반도체 기판에 소스-드레인 확산층을 형성하는 단계, 상기 게이트 전극 및 상기 소스-드레인 확산층 상에 고 융점을 갖는 금속막을 형성하는 단계, 상기 게이트 전극 및 상기 소스-드레인 확산층 상에 선택적으로 실리사이드막을 형성하도록 상기 고 융점 금속을 실리사이드막으로 변환시키는 단계, 상기 게이트 전극 및 상기 소스-드레인 확산층 상에 배치된 실리사이드막 상에 절연막을 형성하는 단계, 상기 소스-드레인 확산층 사에 배치된 상기 실리사이드막이 상기 절연막으로 커버되어 있는 상태를 유지하면서 상기 게이트 전극 상에 배치된 상기 실리사이드막의 표면을 노출시키도록 상기 절연막을 씨닝하는 단계, 상기 게이트 전극 상에 배치된 상기 실리사이드막 상에 고 융점 금속막을 형성하는 단계, 및 상기 게이트 전극 상에 이전에 형성된 상기 실리사이드막 상에 선택적으로 실리사이드막을 형성하도록 상기 고 융점 금속막을 실리사이드막으로 변환시키는 단계를 포함하는 반도체 디바이스 제조 방법이 제공된다.
본 발명의 특수한 방법에서, 공지된 방법을 사용하여 실리사이드막을 형성하고, 이어서 반도체 기판의 전체 표면을 절연막으로 커버한다. 다음에, 게이트 전극 상에 배치된 실리사이드막의 표면이 외부에 선택적으로 노출되고, 이어서 게이트 전극 상에 이전에 형성된 실리사이드막 상에 선택적으로 실리사이드막을 더 형성한다. 이로써, 게이트 전극 상에 배치된 실리사이드막은 소스-드레인 확산층 상에 배치된 실리사이드막보다 더 두껍게 제작될 수 있다.
본 발명의 부가적인 목적 및 장점은 다음에 설명되어 있으며, 이러한 설명으로부터 자명해지거나, 본 발명의 실시에 의해 습득될 수 있다. 본 발명의 목적 및 장점은 하기에 특히 지적된 수단 및 조합에 의해 실현되고 얻어질 수 있다.
도 1은 살리사이드 기술을 사용하여 MOS 구조를 갖는 반도체 디바이스의 기본적인 구성을 예시한 단면도.
도 2는 각각의 반도체 세대에 대한 게이트 길이에 요구되는 소스-드레인 확산층 및 게이트 전극 상에 배치된 실리사이드막의 시트 저항을 도시한 그래프.
도 3은 각각의 반도체 세대에 대한 게이트 길이에 요구되는 소스-드레인 확산층 및 게이트 전극 상에 배치된 실리사이드막의 두께를 도시한 그래프.
도 4는 본 발명의 제1 실시예에 따른 살리사이드 구조를 갖는 반도체 디바이스의 구성을 도시한 단면도.
도 5는 0.25 ㎛ 세대의 반도체 디바이스에서의 게이트 지연 시간에 대한 게이트 전극 저항에 의한 영향을 도시한 그래프.
도 6은 본 발명의 제1 실시예의 변형례에 따른 살리사이드 구조를 갖는 반도체 디바이스를 도시한 단면도.
도 7은 본 발명의 제2 실시예에 따른 도 4에 도시된 살리사이드 구조를 갖는 반도체 디바이스 제조 방법에 포함되는 단계를 도시한 단면도.
도 8은 본 발명의 제2 실시예에 따른 도 4에 도시된 살리사이드 구조를 갖는 반도체 디바이스 제조 방법에 포함되는 다른 단계를 도시한 단면도.
도 9는 본 발명의 제2 실시예에 따른 도 4에 도시된 살리사이드 구조를 갖는 반도체 디바이스 제조 방법에 포함되는 또다른 단계를 도시한 단면도.
도 10은 본 발명의 제2 실시예에 따른 도 4에 도시된 살리사이드 구조를 갖는 반도체 디바이스 제조 방법에 포함되는 또다른 단계를 도시한 단면도.
도 11은 본 발명의 제2 실시예에 따른 도 4에 도시된 살리사이드 구조를 갖는 반도체 디바이스 제조 방법에 포함되는 또다른 단계를 도시한 단면도.
도 12는 본 발명의 제2 실시예에 따른 도 4에 도시된 살리사이드 구조를 갖는 반도체 디비이스 제조 방법에 포함되는 또다른 단계를 도시한 단면도.
도 13은 본 발명의 제3 실시에에 따른 도 6에 도시된 살리사이드 구조를 갖는 반도체 디바이스 제조 방법에 포함되는 단계를 도시한 단면도.
도 14는 본 발명의 제3 실시예에 따른 도 6에 도시된 살리사이드 구조를 갖는 반도체 디바이스 제조 방법에 포함되는 다른 단계를 도시한 단면도.
도 15는 본 발명의 제3 실시예에 따른 도 6에 도시된 살리사이드 구조를 갖는 반도체 디바이스 제조 방법에 포함되는 또다른 단계를 도시한 단면도.
도 16은 본 발명의 제3 실시예에 따른 도 6에 도시된 살리사이드 구조를 갖는 반도체 디바이스 제조 방법에 포함되는 또다른 단계를 도시한 단면도.
도 17은 본 발명의 제3 실시예에 따른 도 6에 도시된 살리사이드 구조를 갖는 반도체 디바이스 제조 방법에 포함되는 또다른 단계를 도시한 단면도.
도 18은 본 발명의 제3 실시예에 따른 도 6에 도시된 살리사이드 구조를 갖는 반도체 디바이스 제조 방법에 포함되는 또다른 단계를 도시한 단면도.
도 19는 본 발명의 제4 실시예에 따른 도 4에 도시된 살리사이드 구조를 갖는 반도체 디바이스 제조 방법에 포함되는 단계를 도시한 단면도.
도 20은 본 발명의 제4 실시예에 따른 도 4에 도시된 살리사이드 구조를 갖는 반도체 디바이스 제조 방법에 포함되는 다른 단계를 도시한 단면도.
도 21은 본 발명의 제4 실시예에 따른 도 4에 도시된 살리사이드 구조를 갖는 반도체 디바이스 제조 방법에 포함되는 또다른 단계를 도시한 단면도.
도 22는 본 발명의 제4 실시예에 따른 도 4에 도시된 살리사이드 구조를 갖는 반도체 디바이스 제조 방법에 포함되는 또다른 단계를 도시한 단면도.
도 23은 본 발명의 제4 실시예에 따른 도 4에 도시된 살리사이드 구조를 갖는 반도체 디바이스 제조 방법에 포함되는 또다른 단계를 도시한 단면도.
도 24는 본 발명의 제4 실시예에 따른 도 4에 도시된 살리사이드 구조를 갖는 반도체 디바이스 제조 방법에 포함되는 또다른 단계를 도시한 단면도.
도 25는 본 발명의 제5 실시예에 따른 도 4에 도시된 살리사이드 구조를 갖는 반도체 디바이스 제조 방법에 포함되는 단계를 도시한 단면도.
도 26은 본 발명의 제5 실시예에 따른 도 4에 도시된 살리사이드 구조를 갖는 반도체 디바이스 제조 방법에 포함되는 다른 단계를 도시한 단면도.
도 27은 본 발명의 제5 실시예에 따른 도 4에 도시된 살리사이드 구조를 갖는 반도체 디바이스 제조 방법에 포함되는 또다른 단계를 도시한 단면도.
도 28은 본 발명의 제6 실시예에 따른 도 4에 도시된 살리사이드 구조를 갖는 반도체 디바이스 제조 방법에 포함되는 단계를 도시한 단면도.
도 29는 본 발명의 제6 실시예에 따른 도 4에 도시된 살리사이드 구조를 갖는 반도체 디바이스 제조 방법에 포함되는 다른 단계를 도시한 단면도.
도 30은 본 발명의 제6 실시예에 따른 도 4에 도시된 살리사이드 구조를 갖는 반도체 디바이스 제조 방법에 포함되는 또다른 단계를 도시한 단면도.
도 31은 본 발명의 제6 실시예에 따른 도 4에 도시된 살리사이드 구조를 갖는 반도체 디바이스 제조 방법에 포함되는 또다른 단계를 도시한 단면도.
도 32는 본 발명의 제6 실시예에 따른 도 4에 도시된 살리사이드 구조를 갖는 반도체 디바이스 제조 방법에 포함되는 또다른 단계를 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
2 : 반도체 기판
4 : 소자 분리 영역
6 : 웰
8 : 게이트 절연막
10 : 다결정 실리콘막
12, 20 : 실리사이드막
14 : 게이트 측벽막
16 : 얕은 확산층
18 : 깊은 확산층
본 명세서에 포함되며 그 일부를 구성하는 첨부 도면은 본 발명의 양호한 실시예들을 도시하고 있으며, 상술한 일반적인 설명과 다음의 양호한 실시예에 대한 상세한 설명과 함께, 본 발명의 원리를 설명하는 역할을 한다.
본 발명의 몇 가지 실시예들이 첨부 도면을 참조로 하여 설명된다.
(제1 실시예)
본 발명의 제1 실시예로서 살리사이드 구조를 갖는 반도체 디바이스를 설명한다.
특히, 도 4는 살리사이드 구조를 갖는 반도체 디바이스의 구성을 도시한 단면도이다. 도면에 도시된 바와 같이, 소자 분리 영역(4)이 반도체 기판(2) 상에 형성되고, 웰(6)이 2개의 인접한 소자 분리 영역(4) 사이에 한정된 소자 형성 영역 내에 형성된다. 또한, 실리콘 산화막으로 구성된 게이트 절연막(8)이 소자 형성 영역 내에 포함된 활성 소자 영역 내에 형성된다.
다결정 실리콘막(10) 및 이 다결정 실리콘막(10) 상에 형성된 실리사이드막(12)으로 구성된 폴리사이드 형태의 게이트 전극이 게이트 절연막(8) 상에 형성된다. 실리사이드막(12)은 예를 들어, 티타늄 실리사이드(TiSi2)막, 코발트 실리사이드(CoSi2)막, 또는 니켈 실리사이드(NiSi)막으로 구성된다. 또한, 실리콘 질화막으로 각각 구성된 게이트 측벽막들(14)이 게이트 전극의 양 측벽에 형성된다.
소스 또는 드레인 영역으로서 작용하는 얕은 확산층(16)이 게이트 측벽막(14) 아래에 배치되도록 웰(6) 내에 형성된다. 또한, 소스 또는 드레인 영역으로서 작용하는 깊은 확산층(18)이 게이트 전극에 대하여 얕은 확산층(16) 외부에 형성된다. 실리사이드막(20)은 예를 들어, 티타늄 실리사이드(TiSi2)막, 코발트 실리사이드(CoSi2)막, 또는 니켈 실리사이드(NiSi)막으로 구성된다.
상술한 살리사이드 구조를 갖는 반도체 디바이스에서, 게이트 전극 내에 포함된 다결정 실리콘막(10) 상에 형성된 실리사이드막(12)은 최소한 소스 또는 드레인 영역을 구성하는 깊은 확산층(18) 상에 형성된 실리사이드막(20)의 두께에 1.2배, 양호하게는 2배 만큼의 두께를 갖는다. 예를 들어, 게이트 전극 내에 포함된 실리사이드막(12)의 두께는 60 nm 이상으로 설정되고, 깊은 확산층(18) 상에 형성된 실리사이드막(20)의 두께는 50 nm 이하로 설정된다.
게이트 전극 내에 포함된 실리사이드막(12)을 최소한 깊은 확산층(18) 상에 배치된 실리사이드막(20)의 1.2배 만큼의 두께를 갖도록 하는 이유는 다음과 같다.
특히, 도 5는 "Sakurai model"을 사용하여 계산된 0.25 ㎛의 반도체 세대에서의 게이트 지연 시간에 대한 게이트 전극 저항에 의한 영향을 도시한 그래프이다. 그래프의 횡좌표 상의 플로팅은 소스-드레인 확산층 상에 배치된 실리사이드막에 대한 게이트 전극 내에 포함된 실리사이드막의 두께 비율, 즉, Tg/Tsg이며, 소스-드레인 확산층 상에 배치된 실리사이드막의 저항이 100[Ω/sq.]에서 고정되는 경우를 커버한다.
한편, 그래프의 종좌표 상의 플로팅은 게이트 지연 시간 저하(Δτpd/τpd)이다. "게이트 지연 시간 저하"란 게이트 전극 저항으로 인한 트랜지스터의 고유 게이트 지연 시간의 저하 레이트(deterioration rate)를 가리킨다. 계산 조건은 다음과 같다: Δτpd/τpd = (1/3)×(Rg×Cg/τpd)2, τpd = 30 ps, Cg = L×W×6 fF/㎛2, w = 15 ㎛, L = 0.25 ㎛, ρsd = 10 Ω/sq.
회로 설계시 최대 채널 폭(W)을, 예를 들어 15 ㎛로 설정한다고 가정한다. 이 경우, 게이트 전극 저항에 의해 초래되는 저하를 5% (0.05) 이하로 억제하기 위하여, 게이트 전극에 포함되는 실리사이드막은 소스-드레인 확산층 상에 배치되는 실리사이드막보다 적어도 1.2 배 더 두꺼워야 함을 알 수 있다.
이에 관련된 "Sakurai model"이 T. Sakurai와 T. Iizuka의 'Gate Electrode RC Delay Effects in VLSI', IEEE Trans. on ED, ED-32, 2, 1985년 2월, 370-374쪽에 개시되어 있다.
본 발명의 제1 실시예에서, 실리사이드막(12)과 실리사이드막(20)은 전술한 바와 같이 티타늄 실리사이드막, 코발트 실리사이드막 및 니켈 실리사이드막 중의 어느 하나일 수 있다. 이들 실리사이드막(12, 20)은 고 융점을 가진 금속의 실리사이드로 이루어질 수도 있다.
게이트 절연막(8)은 상술한 실시예에서 실리콘 산화막으로 이루어진다. 또 다른 방법으로서, 실리콘 질화막 또는 실리콘 질산화막과 같은 절연막을 게이트 절연막(8)으로서 사용할 수도 있다. 그리고, 실리콘 반도체 기판(2)은 p형이어도 좋고 n형이어도 좋다.
상술한 바와 같이, 본 발명의 제1 실시예에서, 게이트 전극에 포함되는 실리사이드막(12)은 종래의 반도체 장치에 널리 사용되던 막보다 두껍게 형성된다. 또, 소스-드레인 확산층 상에 배치된 실리사이드막(20)은 종래의 반도체 장치에 널리 사용되던 막보다 얇게 형성된다. 본 발명의 제1 실시예에 따른 반도체 장치는, 실리사이드막(12)이 실리사이드막(20)보다 적어도 1.2배 더 두꺼운 살리사이드 구조를 포함하는 것에 주목한다. 본 발명의 제1 실시예에 사용되는 특수한 구성은 게이트 전극의 저항을 보다 낮추면서 얕은 소스-드레인 확산층의 접합부에서의 전류 누설을 억제하는 것을 가능하게 한다.
다음으로, 본 발명의 제1 실시예의 변형례로서 살리사이드 구조를 가진 다른 반도체 장치를 설명한다.
구체적으로, 도 6은 본 발명의 제1 실시예의 변령례인 살리사이드 구조를 가진 반도체 장치의 구성을 도시한다. 도 4에 도시한 제1 실시예에서, 게이트 전극의 양 측면을 덮도록 형성되는 게이트 측벽막(14)은 실리콘 질화막으로 이루어진다. 그러나, 도 6에 도시한 변형례에서는, 도 4에 도시한 반도체 장치에 포함되며 실리콘 질화막으로 이루어지는 게이트 측벽막(14) 대신 실리콘 산화막으로 이루어지는 게이트 측벽막(22)이 형성된다. 도 6에 도시한 반도체 장치의 나머지 부분들은 도 4에 도시한 장치와 동일하다. 따라서, 도 4와 도 6의 도면에서 동일한 부분에는 동일한 참조 부호를 부여하며 그에 대한 설명은 생략한다.
도 6에 도시한 변형례에서, 게이트 전극에 포함되는 실리사이드막(12)은 종래의 반도체 장치에 널리 사용되던 막보다 더 두껍게 형성된다. 또, 소스-드레인 확산층 상에 배치되는 실리사이드막(20)은 종래의 반도체 장치에 널리 사용되던 막보다 더 얇게 형성된다. 도 6에 도시한 변형례에 따른 반도체 장치는, 실리사이드막(12)이 실리사이드막(20)보다 적어도 1.2배 더 두꺼운 살리사이드 구조를 포함함에 주목한다. 이 변형례에 사용되는 특수한 구성은 게이트 전극의 저항을 보다 낮추면서 얕은 소스-드레인 확산층의 접합부에서의 전류 누설을 억제하는 것을 가능하게 한다. 또한, 고속 동작이 가능한 소형 MIS 트랜지스터를 제공할 수 있다.
이러한 변형례에서, 회로 설계시 최대 채널 폭(W)을, 예를 들어 15 ㎛로 설정한다고 가정한다. 이 경우, 제1 실시예와 마찬가지로, 게이트 전극 저항에 의해 초래되는 열화를 5% (0.05) 이하로 억제하기 위하여, 게이트 전극에 포함되는 실리사이드막(12)은 소스-드레인 확산층 상에 배치되는 실리사이드막(20)보다 적어도 1.2 배 더 두꺼워야 함을 알 수 있다. 따라서, 게이트 전극에 포함되는 실리사이드막(12)은 소스-드레인 확산층 상에 배치되는 실리사이드막(20)보다 적어도 1.2배 더 두껍게 형성된다.
(제2 실시예)
본 발명의 제2 실시예로서, 살리사이드 구조를 갖는 도 4에 도시한 본 발명의 제1 실시예의 반도체 장치를 제조하는 방법을 설명한다. 제2 실시예에서, 각각의 실리사이드막(12, 20)은 티타늄 실리사이드로 이루어진다. 그리고, 실리콘 반도체 기판(20)은 p형이다.
도 7 내지 도 12는 본 발명의 제2 실시예에 따른 반도체 장치를 제조하는 방법을 총괄하여 도시한 단면도이다. 본 발명의 제2 실시예의 방법에서, 살리사이드 구조를 가지며 도 4에 도시되는 본 발명의 제1 실시예에 따른 반도체 장치가 제조된다.
제1 단계에서는, 도 7에 도시한 바와 같은, p형 실리콘 반도체 기판(2A) 상에 매립 소자 분리 방법에 의해 약 300 ㎚의 깊이로 소자 분리 영역(4)을 형성한다. 이어서, 인접하는 소자 분리 영역(4)들 간에 배치되는 소자 형성 영역의 p형 실리콘 반도체 기판(2A) 상에 약 10 ㎚의 두께로 버퍼 산화막이 형성된다.
버퍼 산화막의 형성 후, 이온 주입법에 의해 p형 실리콘 반도체 기판(2A) 상의 소자 형성 영역에 n 웰(6), p 웰(24) 및 채널을 형성한다. 이온 주입은 이들 영역을 형성하는 데 사용되는 통상적인 조건들 하에서 행해진다. 예를 들어, n형 웰(6)을 형성하기 위하여, 인 이온(P-)을 500 keV의 가속 에너지 하에서 3×1013㎝-2의 도우즈량으로 주입한다. n형 웰(6)의 채널 영역을 형성하기 위하여, 붕소 이온(B+)을 50 keV의 가속 에너지 하에서 1.5×1013㎝-2의 도우즈량으로 주입한다. p형 웰(24)을 형성하기 위하여, 붕소 이온(B+)을 260 keV의 가속 에너지 하에서 2×1013㎝-2의 도우즈량으로 주입한다. 또, p형 웰(24)의 채널 영역을 형성하기 위하여, 인 이온(P-)을 130 keV의 가속 에너지 하에서 1.0×1013㎝-2의 도우즈량으로 주입한다.
이온 주입 단계 후, 버퍼 산화막을 제거하고, 열 산화법 또는 LPCVD법에 의해 2.5 ㎚ 내지 6.0 ㎚의 두께의 실리콘 산화막으로 이루어지는 게이트 산화막(8)을 형성한다. 이어서, 게이트 전극을 형성하는 다결정 실리콘막(10)을 200 ㎚의 두께로 LPCVD법에 의해 게이트 절연막(8) 상에 형성한 후, 예를 들어 LPCVD법에 의해 30 ㎚의 두께로 게이트 전극의 보호막으로서 작용하는 실리콘 산화막(26)을 형성한다.
또, 실리콘 산화막(26)을 포토레지스트막으로 도포한 후, 포토리소그래피 방법, X선 리소그래피 방법 또는 전자빔 노출 방법에 의해 포토레지스트막을 패터닝하고, 반응성 이온 에칭(RIE) 방법에 의해 실리콘 산화막(26)과 다결정 실리콘막(10)을 에칭하여 게이트 전극을 형성한다.
또한, 소스 및 드레인 영역으로서 작용하는 얕은 확산층(16, 28)을 이온 주입법에 의해 형성하여 도 7에 도시한 구조를 마련한다. 이온 주입은 통상의 조건들 하에서 행해진다. 예를 들어, 얕은 확산층(16)을 형성하기 위해, BF2 +이온을 10 keV의 가속 에너지 하에서 5.0×1014㎝-2의 도우즈량으로 주입한다. 한편, 얕은 확산층(28)을 형성하기 위해, 비소 이온(As+) 이온을 15 keV의 가속 에너지 하에서 5.0×1014㎝-2의 도우즈량으로 주입한다.
다음 단계에서, 도 8에 도시한 바와 같이, LPCVD법에 의해 p형 실리콘 반도체 기판(2A)의 전 표면 상에 실리콘 질화막을 피착하고, RIE법에 의해 실리콘 질화막을 이방성 에칭하여 게이트 전극의 측면에 게이트 측벽막(14)을 형성한다. 이어서, 이온 주입법에 의해 n형 웰(6)과 p형 웰(24) 내에 각각 깊은 확산층(18, 30)을 형성한다. 이온 주입은 통상의 조건들 하에서 행해진다. 예를 들어, 깊은 확산층(18)을 형성하기 위해, BF2 +이온을 30 keV의 가속 에너지 하에서 4.0×1014㎝-2의 도우즈량으로 주입한다. 한편, 깊은 확산층(30)을 형성하기 위해, 비소 이온(As+) 이온을 50 keV의 가속 에너지 하에서 4.0×1015㎝-2의 도우즈량으로 주입한다.
이온 주입 단계에서, 게이트 전극으로서 작용하는 다결정 실리콘막(10)은 실리콘 산화막(26)을 통해 불순물로도 도핑된다. 따라서, 도핑된 불순물은 RTA에 의한 활성화 어닐링 처리에 의해 활성화되며, 그 결과 게이트 전극을 형성하는 각각의 깊은 확산층(18, 30) 및 다결정 실리콘막(10)은 적어도 1.0×1020㎝-3의 불순물 농도를 갖게 된다. 도 8은 깊은 확산층(18, 30)을 형성하기 위한 이온 주입 단계 후의 구조를 도시한다.
다음 단계에서는, 낮은 가속 에너지 하에서 불소 이온을 깊은 확산층(18, 30)의 표면 영역(18a, 30a)에 각각 주입한다. 이 단계에서, 불소 이온 대신 질소 이온 또는 산소 이온을 주입할 수 있다. 이온 주입은 3 내지 10 keV의 가속 에너지 하에서 약 1.0×1014내지 1.0×1015㎝-2의 도우즈량으로 행해진다. 깊은 확산층(18, 30) 상에 배치되는 게이트 산화막(8)은 게이트 측벽막(14)을 형성하는 단계의 이방성 에칭에 의해 제거되거나 현저히 얇아지며, 그 결과 표면 영역(18a, 30a)을 형성하기 위한 불소 이온 주입이 게이트 산화막(8)에 의해 제지되지 않음에 주목한다. 한편, 다결정 실리콘막(10)이 실리콘 산화막(26)으로 커버되기 때문에, 불소 이온이 게이트 전극을 형성하는 다결정 실리콘막(10)으로 주입되지 않는다.
실리콘층에 포함된 불소, 질소 및 산소 원자들이 실리콘층의 실리사이드화를 억제한다는 것은 본 기술 분야에 공지되어 있다. 깊은 확산층(18, 30)의 표면 영역(18a, 30a)으로 주입된 불소, 질소 및 산소 원자들은 깊은 확산층(18)의 표면 영역(18a)과 깊은 확산층(30)의 표면 영역(30a)에서 이후의 단계에서 행해지는 실리사이드막의 형성을 방해하는 작용을 한다. 도 9는 깊은 확산층(18 및 30)의 표면 영역(18a 및 30a)이 형성한 후의 구조를 각각 도시하고 있다.
다음 단계에서는, 게이트 전극의 보호막으로 동작하는 실리콘 산화막(26)이 도 10에 도시된 바와 같이, 습식 에칭에 의해서 제거된다. 그 다음, 티타늄층(32)이 도 11에 도시된 바와 같이, 스퍼터링 방식에 의해서 전체 표면 상에 40㎚의 두께로 형성되고, 이어서 700℃에서 30초 동안 RTA에 의한 열처리가 행해진다. 이 열처리에 의해서, 게이트 전극으로 동작하는 다결정 실리콘막(10)과 깊은 확산층(18 및 30) 상에 배치된 티타늄층이 티타늄 실리사이드층으로 변환된다. 그 다음, 반응하지 않은 티타늄이 도 12에 도시된 바와 같이, 황산과 과산화 수소로 구성된 혼합 용액으로 처리되어 선택적으로 제거되고, 이어서 850℃에서 20초 동안 RTC에 의한 열처리가 행해진다. 결과로서, 티타늄 실리사이드막(12 및 20)이 게이트 전극으로 동작하는 다결정 실리콘막(10) 위와 깊은 확산층(18, 30)의 표면 영역(18a, 30a) 내에 각각 선택적으로 형성된다.
상술된 바와 같이, 금속의 실리사이드화를 억제하는 불소 원자들이, 표면 영역(18a 및 30a) 내에서 티타늄 실리사이드막(20)의 형성 속도를 낮추기 위해서, 깊은 확산층(18 및 30)의 표면 영역(18a 및 30a) 내에 각각 포함되어 있다. 한편, 다결정 실리콘막(10) 상에 배치된 티타늄층의 실리사이드화는 억제되지 않으므로, 티타늄 실리사이드막(12)이 다결정 실리콘막(10) 상에서 보통의 형성 속도로 형성된다. 이것은 다결정 실리콘막(10) 상에 배치된 티타늄 실리사이드막(12)이 깊은 확산층(18, 30) 상에 배치된 티타늄 실리사이드막(20)의 두께보다 1.2배 두꺼운 두께를 갖도록 한다.
도 4에 도시된 본 발명의 제1 실시예에 따른 살리사이드 구조를 가진 반도체 디바이스는 상술된 단계들에 의해서 마련될 수 있다. 부수적으로, MOS-FET의 일반적인 제조 공정들이 반도체 디바이스를 제조하는 이후 단계들에서 사용될 수 있다.
상술한 바와 같이, 본 발명의 제2 실시예에서는, 실리사이드화를 억제하는 원자들이 소스-드레인 확산층 상에 실리사이드막의 형성을 방해하기 위해서만 소스-드레인 확산층으로 선택적으로 주입되고, 소스-드레인 확산층 상에 배치된 실리사이드막이 게이트 전극 상에 배치된 실리사이드막보다 얇은 살리사이드 구조의 반도체 디바이스를 마련할 수 있게 한다. 상술한 바와 같이, 본 발명에서는 게이트 전극 상에 배치된 실리사이드막이 소스-드레인 확산층에 배치된 실리사이드막보다 적어도 1.2배 두껍게 되는 것이 중요하다.
상술한 제2 실시예에서는, 게이트 전극 내에 포함된 실리사이드막(12)과 소스-드레인 확산층 상에 배치된 실리사이드막(20) 각각이 티타늄 실리사이드화물로 구성된다. 그러나, 이들 실리사이드막은 티타늄 실리사이드막으로 한정될 필요는 없다. 특히, 이들 실리사이드막은 코발트나 니켈과 같은 높은 융점을 가진 금속의 실리사이드화물로 구성될 수 있다.
또한, 게이트 절연막(8)은 상술된 제2 실시예에서는 산화 실리콘막으로 구성된다. 그러나, 다른 실리콘 질화막이나 실리콘 질산화막(silicon oxynitride film)과 같은 다른 절연막이 게이트 절연막(8)을 형성하는 실리콘 산화막 대신에 사용될 수 있다. 또한, p-형 실리콘 반도체 기판이 상술된 제2 실시예에서 사용된다. 그러나, n-형 실리콘 반도체 기판을 사용할 수도 있다.
(제3 실시예)
본 발명의 제3 실시예는, 본 발명의 제1 실시예에 따른 반도체 디바이스의 변형인, 도 6에 도시된 살리사이드 구조를 갖는 반도체 디바이스의 제조에 관한 것이다. 제3 실시예에서, 실리사이드막(12 및 20)은 제2 실시예에서와 같이 티타늄 실리사이드막으로 구성된다. 또한, 제3 실시예에서 사용된 반도체 실리콘 기판(2A)은 p-형 도전체가 된다.
도 13 내지 도 18은 본 발명의 제3 실시예에 따른 반도체 디바이스의 제조 방법을 총괄적으로 도시한 단면도들이다. 제3 실시예는 본 발명의 제1 실시예를 따른 반도체 디바이스의 변형인, 도 6에 도시된 살리사이드 구조를 가진 반도체 디바이스의 제조를 나타낸 것이다.
제1 단계에서, 소자 분리 영역(4)은 도 13에 도시된 것과 같은 매립 소자 분리 방법에 의해서 약 300㎚이 깊이로 p-형 실리콘 반도체 기판(2A) 상에 제2 실시예에서와 같이 형성된다. 그 다음, 버퍼 산화막이 2개의 인접한 소자 분리 영역(4) 사이에 배치된 소자 형성 영역 내에 p-형 실리콘 반도체 기판(2A)의 표면 상에 약 10㎚의 두께로 형성된다.
버퍼 산화막 형성 후, n-형 웰(6), p-형 웰(24) 및 채널 영역이 이온 주입에 의해서 p-형 실리콘 반도체 기판(2A)의 상의 소자 형성 영역 내에 형성된다. 이온 주입은 제2 실시예에서와 같이 일반적인 조건 하에서 수행된다. 그 다음, 버퍼 산화막이 제거되고, 이어서 열 산화법 또는 LPCVD법에 의해서 2.5㎚ 내지 6.0㎚의 두께를 갖는 산화 실리콘막으로 구성된 게이트 절연막(8)을 형성한다. 또한, 게이트 전극으로 동작하는 다결정 실리콘막(10)이 게이트 절연막(8) 상의 LPCVD법에 의해서 형성되고, 이어서 게이트 전극을 보호하도록 동작하는 실리콘 질화막(40)이 예를 들어, LPCVD법에 의해서 30㎚ 두께로 형성된다.
따라서, 실리콘 질화막(40)이 포토레지스트막으로 코팅되고, 이어서 포토리소그래피법, X-레이 리소그래피법 또는 전자 빔 노출법에 의해서 포토레지스트막을 패턴화한다. 그 다음, 실리콘 질화막(40)과 다결정 실리콘막(10)이 반응성 이온 에칭(RIE)에 의해서 에칭되어 게이트 전극을 형성한다.
게이트 전극의 형성 후, 소스-드레인 영역으로 동작하는 얇은 확산층(16 및 28)이 각각 이온 주입법에 의해서 n-형 웰(6)과 p-형 웰(24)에 형성된다. 이온 주입은 제2 실시예에서와 같이, 일반적인 조건 하에서 행해진다. 도 13은 그 결과 구조를 도시한다.
다음 단계에서는, 실리콘 산화막이 LPCVD법에 의해서 p-형 실리콘 반도체 기판(2A)의 전체 표면 상에 증착되고, 이어서 도 14에 도시된 바와 같이 게이트 전극의 측면 상에 게이트 측벽막(22)을 형성하도록 RIE법에 의해서 실리콘 산화막에 이방성 에칭을 적용한다. 그 다음, 소스-드레인 영역으로 동작하는 깊은 확산층(18 및 30)이 각각 이온 주입법에 의해서 n-형 웰(6)과 p-형 웰(24) 내에 형성된다. 이온 주입은 제2 실시예에서와 같이, 일반적인 조건 하에서 행해진다.
게이트 전극으로 동작하는 다결정 실리콘막(10)이 또한 깊은 확산층(18 및 30)을 형성하는 이온 주입 단계에서 실리콘 질화막(40)을 통해서 불순물로 도핑된다는 것을 주목해야 한다. 따라서, 도핑된 불순물은 RTA에 의한 활성화 어닐링 처리에 의해서 활성화되고, 그 결과 깊은 확산층(18 및 30)과 게이트 전극으로 동작하는 다결정 실리콘막(10) 각각이 최소한 1.0 × 1020㎝-3의 불순물 농도를 갖을 수 있게 된다. 도 14는 그 결과 구조를 도시한 것이다.
다음 단계에서는, 도 15에 도시된 바와 같이, 실리콘 신화막(42)이 열산화법이나 화학적 산화법에 의해서 깊은 확산층(18 및 30) 상에 3.0㎚ 내지 5.0㎚의 두께로 형성된다. 그 다음, 게이트 전극을 보호하도록 동작하는 실리콘 질화막(40)이 도 16에 도시된 바와 같이, 예를 들어, 가열된 인산을 사용하는 습식 에칭에 의해서 제거된다. 이러한 조건 하에서, 자연 산화막(native oxide film)의 흔적만이 게이트 전극으로 동작하는 다결정 실리콘 산화막(10) 상에 존재한다. 한편, 실리콘 산화막(42)이 확산층(18 및 30) 상에 제거되지 않고 남게 된다.
또한, 티타늄층(44)이 도 17에 도시된 바와 같이, 전체 표면 상에 스퍼터링법에 의해서 40㎚의 두께로 증착되고, 이어서 700℃에서 약 30초 동안 RTA에 의한 열처리를 행한다. 이 열처리에 의해서, 게이트 전극으로 동작하는 다결정 실리콘막(10)과 깊은 확산층(18 및 30) 상에 배치된 티타늄층이 티타늄 실리사이드막으로 변환된다. 그 다음, 미반응 티타늄막이, 도 18에 도시된 바와 같이, 황산과 과산화수소를 포함한 혼합 용액을 사용하는 선택적 제거법에 의해서 선택적으로 제거되고, 이어서 850℃에서 20초 동안 RTA에 의한 열처리가 행해진다. 결과로, 티타늄 실리사이드막(12 및 20)이 단독으로 게이트 전극으로 동작하는 다결정 실리콘막(10)과 깊은 확산층(18 및 30) 상에서 각각 선택적으로 형성된다.
상술한 바와 같이, 두꺼운 실리콘 산화막(42)이 깊은 확산층(18 및 30) 상에 형성되고, 그 결과로 티타늄층(44)이 실리콘 산화막(42) 내에 포함된 산소의 감소를 위해서 어느 정도 소비된다. 이는 티타늄 실리사이드막(20)이 깊은 확산층(18 및 30) 상에서 낮은 온도로 형성되게 한다. 한편, 다결정 실리사이드층(10) 상에 형성된 티타늄층(44)의 실리사이드화가 억제되지 않으며, 그 결과로 티타늄 실리사이드막(12)이 일반적인 조건 하에서 형성된다. 결론적으로, 다결정 실리콘막(10) 상에 형성된 티타늄 실리사이드막(12)이 깊은 확산층(18 및 30) 상에 형성된 티타늄 실리사이드막(20)의 두께보다 적어도 1.2배 두꺼운 두께를 갖게 한다.
제1 실시예에 따른 반도체 디바이스의 변형인, 도 6에 도시된 살리사이드 구조를 가진 반도체 디바이스는 상술된 단계들에 의해서 마련된다. 부수적으로, MOS-FET의 일반적인 제조 공정이 반도체 디바이스의 이후의 제조 단계들에 사용될 수 있다.
상술한 바와 같이, 본 발명의 제3 실시예에 따르면, 산화막이 단독으로 소스-드레인 확산층 상에서 선택적으로 형성된다. 결과로서, 산화막 상에 배치된 티타늄층이 소스-드레인 확산층 상의 티타늄 실리사이드막의 형성을 방해하도록 산화막 내에 포함된 산소의 감소를 위해서 부분적으로 소비된다. 이는 게이트 전극 상에 형성된 실리사이드막이 소스-드레인 확산층 상에 형성된 실리사이드막보다 두꺼운, 살리사이드 구조의 반도체 구조를 장치를 마련하도록 할 수 있다. 게이트 전극 상에 형성된 실리사이드막은 소스-드레인 확산층 상에 형성된 실리사이드막보다 1.2배 두껍다는 것을 주목해야 한다.
반대로, 이것은 게이트 전극으로 동작하는 다결정 실리콘막(10) 상에 실리콘 산화막을 형성하고 게이트 측벽막(22)을 형성하기 위한 실리콘 질화막을 사용하는 것을 가능하게 한다. 이 경우, 다결정 실리콘막(10) 상에 형성된 실리콘 신화막은, 티타늄층의 실리사이드화를 억제하기 위한 막으로 깊은 확산층(18 및 30) 상에서 실리콘 질화막을 사용할 수 있도록, 깊은 확산층(18 및 30) 상에 실리콘 질화막을 형성한 후 습식 에칭에 의해서 제거된다.
상술한 제3 실시예에서, 게이트 전극 내에 포함된 실리사이드막(12)과 소스-드레인 확산층 상에 배치된 실리사이드막(20) 각각은 티타늄 실리사이드화물로 구성된다. 그러나, 이들 실리사이드막이 티타늄 실리사이드막으로 제한될 필요는 없다. 특히, 이들 실리사이드막은 코발트나 니켈과 같은 고 융점을 가진 금속의 실리사이드화물로 구성할 수 있다.
또한, 게이트 절연막(8)은 상술한 제3 실시예에서 실리콘 산화막으로 구성한다. 그러나, 실리콘 질화막이나 실리콘 질산화막과 같은 다른 절연막이 게이트 절연막(8)을 형성하기 위한 실리콘 산화막 대신에 사용될 수 있다. 또한, p-형 실리콘 반도체 기판이 상술된 제2 실시예에서 사용될 수 있다. 그러나, n-형 실리콘 반도체 기판을 사용할 수도 있다.
(제4 실시예)
본 발명의 제4 실시예는, 본 발명의 제1 실시예에 따른 반도체 디바이스인 도 4에 도시된 살리사이드 구조를 가진 반도체 디바이스의 제조를 나타낸다. 제4 실시예에서는, 실리사이드막(12 및 20)이 제2 실시예에서와 같이 티타늄 실리사이드막으로 구성된다. 또한, 제4 실시예에서 사용된 실리콘 반도체 기판(2A)은 p-형 도전체가 된다.
도 19 내지 24는 본 발명의 제4 실시예에 따른 반도체 디바이스의 제조 방법을 총괄적으로 도시한 단면도이다. 제4 실시예는, 본 발명의 제1 실시예에 따른 반도체 디바이스인, 도 4에 도시된 살리사이드 구조를 가진 반도체 디바이스의 제조를 나타낸다.
제1 단계에서는, 소자 분리 영역(4)이 도 19에 도시된 바와 같이 매립된 소자 분리 방법에 의해서 p-형 실리콘 반도체 기판(2A) 상에 제2 실시예에서와 같이 약 300㎚의 깊이로 형성된다. 그 다음, 버퍼 산화막이 2개의 인접한 소자 분리 영역(4) 사이에 배치된 소자 형성 영역 내의 p-형 실리콘 반도체 기판(2A)의 표면 상에 약 10㎚의 두께로 형성된다.
버퍼 산화막의 형성 후에는, n-형 웰(6), p-형 웰(24) 및 채널 영역들이 p-형 실리콘 반도체 기판(2A) 상의 소자 형성 영역 내에 이온 주입에 의해서 형성된다. 제2 실시예에서와 같이 통상의 조건에서 이온의 주입이 실시된다. 이어서, 버퍼 산화막이 제거되고, 그 후에 열 산화 방법 혹은 LPCVD 방법에 의해서 2.5㎚ 또는 6.0 ㎚의 두께를 가진 실리콘 산화막으로 이루어진 게이트 절연막(8)을 형성한다. 게다가, 게이트 전극으로서 작용하는 다결정 실리콘막(10)이 게이트 절연막(10)상에 LPCVD 방법에 의해서 200 ㎚의 두께로 형성된다.
이렇게 형성된 다결정 실리콘막(10)은 포토레지스트막으로 커버되고, 그 후에 사진 석판술, X-선 리소그래피 방법, 혹은 전자빔 노출 방법에 의해서 포토레지스트막을 패터닝한다. 이어서, 반응성 이온 에칭(RIE) 방법에 의해서 다결정 실리콘막(10)을 에칭하여 게이트 전극을 형성한다.
게이트 전극을 형성한 후에, 소스-드레인 영역으로서 작용하는 얇은 확산층이 n형 웰(16) 및 p형 웰(24) 각각에 이온 주입 방법에 의해서 형성된다. 이온 주입은 제2의 실시예에서와 같이 통상의 조건하에서 수행된다.
다음 단계에서, 실리콘 질화막이 LPCVD 방법에 의해서 P형 실리콘 반도체 기판(2A)의 전면에 피착되고, 그 후에 RIE 방법에 의해서 실리콘 질화막에 이방성 에칭을 적용하여 게이트 전극의 측면상에 게이트 측벽막(14)을 형성한다. 이어서, 소스-드레인 영역으로서 작용하는 깊은 확산층(18) 및 (30)을 n형 웰(6) 및 p형 웰(24) 각각에 이온 주입 방법에 의해서 형성한다. 이온 주입 방법은 제2 실시예에서와 같이 통상의 조건하에서 수행된다.
주목해야할 사항은 이온 주입은 게이트 전극으로서 작용하는 다결정 실리콘막(10)에 직접 적용됨으로 이에 따라서, 다결정 실리콘막(10)이 고 불순물 농도로 도핑된다. 따라서, 도핑된 불순물은 RTA에 의한 활성 어닐링 처리에 의해서 활성화되어 깊은 확산층(18) 및 (30), 그리고 게이트 전극으로서 작용하는 다결정 실리콘막(10)각각이 적어도 1.0 ×1020㎝-3의 불순물 농도를 갖게된다. 도 19는 대응 구조를 나타내고 있다.
다음 단계에서, 예를 들면, BPSG로 이루어진 절연막(50)이 도 20에 도시된 바와 같이, LPCVD 방법에 의해서 약 600㎚의 두께로 전면에 형성된다. 이어서, 절연막(50)의 표면은 CMP(화학적 기계적 연마)에 의해서 평탄화된 후에, 스토퍼로 사용되는 다결정 실리콘막(10)과 함께 에치 백이 실시된다. 결국, 다결정 실리콘막(10)의 표면이 도 21에 도시된 바와 같이 표면에 선택적으로 노출된다.
다음 단계에서, 도 22에 도시한 바와 같이, 저 가속 에너지하에서 실시되는 이온 주입 방법에 의해서 게이트 전극으로서 작용하는 다결정 실리콘막(10)의 표면 영역속으로 선택적으로 게르마늄 이온이 주입된다. 부수적으로, 보론, 실리콘, 비소 또는 안티몬 이온이 게르마늄 이온 대신에 주입될 수 있다. 이 단계에서의 이온 주입은 3 내지 10kev의 가속 에너지 하에서 약 1.0 × 1014내지 1.0 × 1015㎝-2의 도우즈량으로 실시된다. 결국, 다결정 실리콘막(10)의 표면 영역은 비정질로되어 비정질층(52)을 형성한다. 주목할 것은 다결정 실리콘 영역(10)이 아닌 영역은 절연막(50)으로 커버되므로, 게르마늄 이온이 특정한 영역으로는 주입되지 않는다는 점이다.
종래 기술에 실리콘층이 비정질면을 갖고 있는 경우에 금속의 실리사이드화가 촉진되는 것이 알려져 있다. 게이트 전극으로서 작용하는 다결정 실리콘막(10)상에 형성되는 비정질 표면층(52)은 후속 단계에서 다결정 실리콘막(10)상의 실리사이드막의 형성을 촉진시킬 수 있다. 도 22는 반도체 디바이스의 최종의 구조를 나타내고 있다.
도 23에 도시된 바와 같이, 절연막(50)은 암모늄 풀루오라이드를 사용하여 습식 에칭에 의해서 후속 단계에서 제거된다. 주목할 점은 비정질 표면층(52)의 형성후에는 열처리가 행해지지 않으므로, 결국, 다결정 실리콘막(10)의 표면 영역이 비정질 상태로 유지된다.
다음 단계에서, 다결정 실리콘막(10)을 포함하는 전면에 40㎚ 두께로 스퍼터링 방법에 의해서 티타늄층이 피착되고, 그 후에 30초 동안 700℃에서 RTA에 의해서 열처리가 행해진다. 이러한 열처리에 의해서, 게이트 전극으로서 작용하는 다결정 실리콘막(10) 및 깊은 확산층(18) 및 (30)상에 배치되는 티타늄층이 티타늄 실리사이드막으로 변형된다. 이어서, 반응하지 않는 티타늄층이 황산 및 수소 페록사이드로 이루어진 혼합 용액을 사용하여 선택 제거 방법에 의해서 선택적으로 제거된다. 그 후에, 20초 동안 850℃에서 RTA에 의해서 열처리가 실시된다. 결국, 티타늄 실리사이드막(12, 20)이 게이트 전극으로서 작용하는 다결정 실리콘막(10) 및 깊은 확산층(18, 30) 각각에 선택적으로 형성된다.
주목해야 할점은 상술한 바와 같이, 게이트 전극으로서 작용하는 다결정 실리콘막(10)은 다결정 실리콘막(10)상에 티타늄 실리사이드막(12)의 형성을 촉진하도록 비정질 표면층(52)을 포함하고 있다는 사실이다. 한편, 깊은 확산층(18) 및 (30)에 위치된 티타늄층의 실리사이드화는 특별히 촉진되지 않는다. 다른 한편으로, 깊은 확산층(18) 및 (30)에 위치된 티타늄 실리사이드막(20)은 통상의 비율로 형성된다. 다결정 실리콘막(10)상에 위치된 티타늄 실리사이드막(12)은 깊은 확산층(18) 및 (20)에 위치된 티타늄 실리사이드막(20)과 동일한 두께의 적어도 1.2배로 형성된다.
도 4에 도시한 본 발명의 제1 실시예에 따른 반도체 디바이스의 실리사이드 구조를 가진 반도체 디바이스는 상술한 단계들에 의해서 제조된다. 부수적으로, MOS-FET의 통상의 제조 공정이 반도체 디바이스를 제조하는 후속 단계들에 사용될 수 있다.
상술한 바와 같이, 본 발명의 제4 실시예에 따르면, 비정질층은 게이트 전극만에 실리사이드화를 촉진시키도록 게이트 전극으로서 작용하는 다결정 실리콘막(10)의 상부 표면 영역에 선택적으로 형성된다. 결국, 실리사이드 구조의 반도체 디바이스를 제조하는 것이 가능한데, 이러한 반도체 디바이스에서는 게이트 전극상에 형성되는 실리사이드막이 소스-드레인 확산 영역상에 형성되는 실리사이드막 보다 두껍게된다. 보다 구체적으로, 게이트 전극상에 형성되는 실리사이드막은 적어도 소스-드레인 확산층상에 형성되는 실리사이드막과 동일한 두께의 1.2배로 된다.
상술한 제4 실시예에서, 게이트 전극에 포함되는 실리사이드막(12)과 소스-드레인 확산층에 배치되는 실리사이드막(20)의 각각은 티타늄 실리사이드로 구성된다. 그러나, 이들 실리사이드막이 티타늄 실리사이드막들로 제한될 필요는 없다. 구체적으로, 이들 실리사이드막으로서 코발트 또는 니켈과 같은 고 융점을 가진 금속의 실리사이드를 구성하는 것이 가능하다.
또한, 게이트 절연막(8)은 상술한 제4 실시예서 실리콘 산화막으로 구성된다. 그러나, 실리콘 질화막 또는 실리콘 질산화막과 같은 다른 절연막이 게이트 절연막(8)을 형성하기 위한 실리콘 산화막 대신에 사용될 수 있다. 또한, p형 실리콘 반도체 기판이 상술한 제2 실시예에 사용된다. 그러나, n형 실리콘 기판을 사용하는 것이 가능하다.
(제5 실시예)
본 발명의 제5 실시예는 도 4에 도시된 본 발명의 제1 실시예에 따른 반도체 디바이스의 살리사이드 구조를 가진 반도체 디바이스의 제조에 관한 것이다. 제5 실시예에서, 실리사이드막(12) 및 (20)은 제2 실시예에서와 같이 티타늄 실리사이드막으로 구성된다. 또한, 제5 실시예에서 사용되는 실리콘 반도체 기판(2A)은 p형 도전형이다.
도 25 내지 도 27은 본 발명의 제5 실시예에 따른 반도체 디바이스를 제조하는 방법을 종합적으로 나타내는 단면도이다. 제5 실시예는 도 4에 도시된 본 발명의 제1 실시예에 따른 반도체 디바이스의 살리사이드 구조를 가진 반도체 디바이스의 제조에 관한 것이다.
제1 단계에서, 소자 분리 영역(4)이 도 25에 도시된 매립식 소자 분리 방법에 의해서 약 300㎚의 깊이로 p형 실리콘 반도체 기판(2A)상에 제2의 실시예와 같이 형성된다. 이어서, 버퍼 산화막이 약 10㎚의 두께로 2개의 인접한 소자 분리 영역(4)사이에 배치되는 소자 형성 영역의 p형 실리콘 반도체 기판(2A)의 표면에 형성된다.
버퍼 산화막의 형성후에, n형 웰(6), p형 웰(24) 및 채널 영역이 p형 실리콘 반도체 기판(2A)상의 소자 형성 영역에 이온 주입에 의해서 형성된다. 이온 주입은 제2 실시예에서와 같이 통상의 조건하에서 실시된다. 이어서, 버퍼 산화막이 제거되고, 그 후에 열 산화 방법 또는 LPCVD 방법에 의해서 2.5㎚ 내지 6.0㎚의 두께를 가진 실리콘 산화막으로 구성되는 게이트 절연막(8)을 형성한다. 또한, 게이트 전극으로서 작용하는 비정질 실리콘막(60)이 게이트 절연막(8)상에 LPCVD 방법에 의해서 200㎚의 두께로 형성된다.
이렇게 형성된 비정질 실리콘막(60)은 포토레지스트막으로 커버되며, 그 후에 사진 석판술, X-선 리소그래피 방법 또는 전자빔 노출 방법에 의해서 포토레지스트막을 패터닝한다. 이어서, 비정질 실리콘막(60)을 반응성 이온 에칭(RIE)방법에 의해서 에칭하여 게이트 전극을 형성한다.
게이트 전극을 형성한 후에, 소스-드레인 영역으로서 작용하는 얇은 확산층(16) 및 (28)이 n형 웰(16) 및 p형 웰(24) 각각에 이온 주입 방법에 의해서 형성된다. 이온 주입은 제2의 실시예에서와 같이 통상의 조건하에서 수행된다.
다음 단계에서, 실리콘 질화막이 LPCVD 방법에 의해서 P형 실리콘 반도체 기판(2A)의 전면에 피착되고, 그 후에 RIE 방법에 의해서 실리콘 질화막에 이방성 에칭을 실시하여 게이트 전극으로서 작용하는 비정질 실리콘막(60)의 측면상에 게이트 측벽막(14)을 형성한다. 이어서, 소스-드레인 영역으로서 작용하는 깊은 확산층(18) 및 (30)을 n형 웰(6) 및 p형 웰(24) 각각에 이온 주입 방법에 의해서 형성한다. 이온 주입 방법은 제2 실시예에서와 같이 통상의 조건하에서 수행된다.
주목해야할 사항은 비정질 실리콘막(60)이 다결정 실리콘막으로 변형되지 않도록 열처리 단계가 비정질 실리콘층(60)의 피착 이후에 가능한 실시되지 않아야 한다는 것이다. 도 25는 반도체 디바이스의 최종의 구조를 나타내고 있다.
다음 단계에서, 티타늄층(62)이 비정질 실리콘막(60)을 포함하는 전면에 40㎚의 두께로 스퍼터링 방법에 의해서 피착되며, 그 후에 30초 동안 700℃의 온도로 RTA에 의해서 열처리가 실시된다. 이러한 열처리에 의해서, 게이트 전극으로서 작용하는 비정질 실리콘막(60) 및 깊은 확산 영역(18, 30)상에 위치된 티타늄층이 티타늄 실리사이드막으로 변형된다. 이어서, 반응하지 않는 티타늄층이 황산 및 수소 페록사이드로 이루어진 혼합 용액을 사용하여 선택적 제거 방법에 의해서 선택적으로 제거된다. 그 후에, 20초 동안 850℃에서 RTA에 의해서 열처리가 실시된다. 결국, 티타늄 실리사이드막(12, 20)이 게이트 전극으로서 작용하는 다결정 실리콘막(10) 및 깊은 확산층(18, 30) 각각에 선택적으로 형성된다. 주목해야 할 점은 RTA에 의한 제2의 열처리에 의해서, 비정질 실리콘막(60)이 다결정 실리콘막으로 변형되고, 깊은 확산층(18) 및 (30)에 포함된 도펀트가 활성화된다.
주목해야 할 것은 게이트 전극이 상술한 비정질 실리콘막(60)으로 형성됨으로, 티타늄 실리사이드막(12)이 비정질 실리콘막(60)으로 구성되는 게이트 전극상에 높은 비율로 형성된다. 한편, 깊은 확산층(18) 및(30)에 배치되는 티타늄 층의 실리사이드화는 촉진되지 않는다. 따라서, 티타늄 실리사이드막(20)은 통상의 비율로 형성된다. 비정질 실리콘막(60)상에 배치되는 티타늄 실리사이드막(12)은 깊은 확산층(18) 및 (30)에 배치되는 티타늄 실리사이드막(20)과 동일한 두께의 적어도 1.2배로 형성된다.
도 4에 도시된 본 발명의 제1 실시예에 따른 반도체 디바이스인 살리사이드 구조의 반도체 디바이스는 상술한 단계들에 따라 제조된다. 부수적으로, MOS-FET의 통상의 제조 공정는 반도체 디바이스를 제조하는 후속 단계에서 사용될 수 있다.
상술한 바와 같이, 본 발명의 제5 실시예에 따르면, 게이트 전극이 비정질 실리콘으로 형성되므로, 그 결과 게이트 전극상에 배치되는 티타늄층의 실리사이드화가 촉진된다. 이것은 살리사이드 구조의 반도체 디바이스를 제조하는 것을 가능하게 하며, 상기 반도체 디바이스에서 게이트 전극에 배치되는 실리사이드막은 소스-드레인 확산층 상에 배치되는 실리사이드막보다 상대적으로 두껍게된다. 보다 구체적으로, 게이트 전극상에 배치되는 실리사이드막은 소스-드레인 확산층 상에 형성되는 실리사이드막과 동일한 두께의 적어도 1.2배가 된다.
상술한 제5 실시예에서, 게이트 전극에 포함되는 실리사이드막(12) 과 소스-드레인 확산층상에 배치되는 실리사이드막(20)의 각각은 티타늄 실리사이드로 구성된다. 그러나, 이들 실리사이드막들은 티타늄 실리사이드막으로 제한될 필요는 없다. 구체적으로, 이들 실리사이드막은 코발트 또는 니켈 등의 고 융점을 가진 금속의 실리사이드로 구성될 수 있다.
또한, 게이트 절연막(8)은 상술한 제5 실시예에서는 실리콘 산화막으로 구성된다. 그러나, 실리콘 질화막 또는 실리콘 질산화막 등의 다른 절연막이 게이트 절연막(8)을 형성하기 위한 실리콘 산화막 대신에 사용될 수 있다. 게다가, p형 실리콘 반도체 기판이 상술한 제5 실시예에서 사용된다. 그러나, n형 실리콘 반도체 기판을 사용하는 것도 가능하다.
(제6 실시예)
본 발명의 제6 실시예는 도 4에 도시된 본 발명의 제1 실시예에 따른 반도체 디바이스인 살리사이드 구조를 가진 반도체 디바이스의 제조에 관한 것이다. 제6 실시예에서, 실리사이드막(12) 및 (20)은 제2 실시예에서와 같이 티타늄 실리사이드막으로 구성된다. 또한, 제6 실시예에 사용되는 실리콘 반도체 기판(2A)은 p형 도전형이다.
도 28 내지 32는 본 발명의 제6 실시예에 따른 반도체 디바이스를 제조하는 방법을 공통적으로 나타내는 단면도이다. 제6 실시예는 도 4에 도시한 본 발명의 제1 실시예에 따른 반도체 디바이스인 살리사이드 구조를 가진 반도체 디바이스의 제조에 관한 것이다.
제1 단계에서, 소자 분리 영역(4)은 제2 실시예에서와 같이 p형 실리콘 반도체 기판(2A)상에 도 28에 도시한 매립식 소자 분리 방법에 의해서 약 300㎚의 깊이로 형성된다. 이어서, 버퍼 산화막이 2개의 인접한 소자 분리 영역(4)사이에 위치된 소자 형성 영역내의 p형 실리콘 반도체 기판(2A)의 표면에 약 10㎚의 두께로 형성된다.
버퍼 산화막의 형성후에, n형 웰(16), p형 웰(24), 및 채널 영역이 p형 실리콘 반도체 기판(2A)상에 소자 형성 영역에 이온 주입에 의해서 형성된다. 이온 주입은 제2 실시예에서와 같이 통상의 조건하에서 수행된다. 이어서, 버퍼 산화막이 제거되고, 그후에 열 산화 방법 또는 LPCVD 방법에 의해서 2.5㎚ 내지 6.0㎚의 두께를 가진 실리콘 산화막으로 이루어진 게이트 절연막(8)을 형성한다. 게다가, 게이트 전극으로서 작용하는 다결정 실리콘막(10)이 게이트 절연막(8)상에 LPCVD 방법에 의해서 200㎚의 두께로 형성된다.
이렇게 형성된 다결정 실리콘막(10)은 포토레지스트로 피복되며, 그 후에 사진석판술, X-선 리소그래피 방법 또는 전자빔 노출 방법에 의해서 포토레지스트막을 패터닝한다. 그 후에, 다결정 실리콘막(10)을 반응성 이온 에칭(RIE) 방법에 의해서 에칭하여 게이트 전극을 형성한다.
게이트 전극의 형성후에, 소스-드레인 영역으로 작용하는 얇은 확산층(16) 및 (18)이 이온 주입 방법에 의해서 n형 웰(16) 및 p형 웰(24) 각각에 형성된다. 이온 주입은 제2 실시예에서와 같이 통상의 조건하에서 실시된다.
다음 단계에서, 실리콘 질화막이 LPCVD 방법에 의해서 P형 실리콘 반도체 기판(2A)의 전면에 피착되고, 그 후에 RIE 방법에 의해서 실리콘 질화막에 이방성 에칭을 실시하여 게이트 전극으로서 작용하는 비정질 실리콘막(60)의 측면상에 게이트 측벽막(14)을 형성한다. 이어서, 소스-드레인 영역으로서 작용하는 깊은 확산층(18) 및 (30)을 n형 웰(6) 및 p형 웰(24) 각각에 이온 주입 방법에 의해서 형성한다. 이온 주입 방법은 제2 실시예에서와 같이 통상의 조건하에서 수행된다.
주목해야 할 것은 불순물 이온이 게이트 전극으로서 작용하는 다결정 실리콘막(10)속에 직접 주입된다는 사실이며, 이에 따라서, 게이트 전극이 고 불순물 농도로 도핑된다. 따라서, 도핑된 불순물이 RTA에 의해서 활성 어닐링 처리의 실시에 의해서 활성화되어 게이트 전극으로 작용하는 다결정 실리콘막(10) 및 깊은 확산층(18) 및 (30)의 각각이 적어도 1.0 × 1020㎝-3의 불순물 농도를 갖게된다.
다음 단계에서, 티타늄층이 전면에 20 내지 30㎚의 두께로 스퍼터링 방법에 의해서 피착되고, 이어서, 30초 동안 700℃에서 RTA에 의해서 열처리가 행해진다. 이러한 열처리에 의해서, 게이트 전극으로서 작용하는 다결정 실리콘막(10) 및 깊은 확산층(18) 및 (30)상에 배치되는 티타늄층이 티타늄 실리사이드막으로 변형된다. 이어서, 반응하지 않는 티타늄층이 황산 및 수소 페록사이드로 이루어진 혼합 용액을 사용하여 선택 제거 방법에 의해서 선택적으로 제거된다. 그 후에, 20초 동안 850℃에서 RTA에 의해서 열처리가 실시된다. 결국, 티타늄 실리사이드막(70, 20)이 게이트 전극으로서 작용하는 다결정 실리콘막(10) 및 깊은 확산층(18, 30) 각각에 선택적으로 형성된다.
서로 두께가 실질적으로 동일한 티타늄 실리사이드막(70) 및 (20)은 상술한 살리사이드 구조의 일반적인 제조 방법에 의해서 게이트 전극으로서 작용하는 다결정 실리콘막(10) 및 깊은 확산층(18) 및 (30)상에 형성된다. 그러나 주목해야 할것은 다결정 실리콘막(10) 및 깊은 확산층(18) 및 (30)상에 피착된 티타늄층이 상술한 다른 실시예에서 형성된 것보다 두께가 더 얇다는 사실이다. 결국, 제6 실시예에서 형성된 티타늄 실리사이드막(70) 및 (20)은 상술한 다른 실시예에서 형성된 티타늄 실리사이드막 보다 두께가 더 얇다. 도 28은 반도체 디바이스의 최종 구조를 나타낸다.
다음 단계에서, 도 29에 도시된 바와 같이, 예를 들면, BPSG로 이루어진 절연막(72)이 LPCVD 방법에 의해서 약 600㎚의 두께로 p형 실리콘 반도체 기판(2A)의 전면에 피착된다. 이어서, 절연막(72)의 표면은 화학적 기계적 연마(CMP) 방법에 의해서 평탄화된 후에, 스토퍼로 다결정 실리콘막(10)을 사용하여 CMP 또는 RIE에 의해서 절연막을 에치 백하여 도 30에 도시한 바와 같이 티타늄 실리사이드막(70)의 표면만을 선택적으로 노출시킨다.
다음에, 도 31에 도시한 바와 같이, 40㎚의 두께로 스퍼터링 방법에 의해서 티타늄층(74)을 피착하고, 그후에 30초 동안 700℃에서 RTA에 의해서 열처리를 실시한다. 이러한 열처리에 의해서, 다결정 실리콘막(10)상에 형성되는 티타늄 실리사이드막(70)상에 배치되는 티타늄층은 티타늄 실리사이드층으로 변형된다. 이어서, 반응하지 않은 티타늄층은 도 32에 도시된 바와 같이 황산 및 수소 페록사이드로 이루어진 혼합 용액을 사용하는 선택적 제거 방법에 의해서 선택적으로 제거한 후에, 20초 동안 850℃에서 RTA에 의해서 열처리가 실시된다. 결국, 티타늄 실리사이드막(70)상에 티타늄 실리사이드막(12)이 더 형성된다.
상술한 바와 같이, 추가의 티타늄 실리사이드막이 티타늄 실리사이드막(70)상에 선택적으로 형성되며, 이것은 게이트 전극으로서 작용하는 다결정 실리콘막(10)상에 놓인다. 그 후에, 다결정 실리콘막(10)상에 배치되는 티타늄 실리사이드막(12)이 깊은 확산층(18) 및 (30)상에 배치되는 티타늄 실리사이드막(20)과 동일한 두께의 적어도 1.2배로 형성된다.
도 4에 도시한 본 발명의 제1 실시예에 따른 반도체 디바이스인 살리사이드 구조를 가진 반도체 디바이스는 상술한 단계에 따라서 제조된다. 이와 관련하여, MOS-FET의 통상의 제조 방법이 반도체 디바이스를 제조하는 후속 단계에서 사용될 수 있다.
상술한 바와 같이, 본 발명의 제6 실시예에 따르면, 살리사이드 구조를 통상의 제조 방법으로 제조한후에, 다른 영역을 절연막으로 커버한 상태에서 게이트 전극상에 배치되는 실리사이드막의 표면을 선택적으로 노출시킨다. 이러한 조건하에서, 실리사이드막은 게이트 전극에 배치되는 실리사이드막위에 폭이 좁게 형성된다. 그 후에 살리사이드 구조의 반도체 디바이스를 제조하는 것이 가능하며, 상기 반도체 디바이스에서는 게이트 전극에 배치되는 실리사이드막이 소스-드레인 확산층상에 배치되는 실리사이드막보다 상대적으로 두껍게 형성된다. 주목할 것은 게이트 전극에 배치되는 실리사이드막은 소스-드레인 확산층상에 배치되는 실리사이드막과 같은 두께의 적어도 1.2배로 형성된다.
상술한 제6 실시예에서, 게이트 전극에 포함되는 실리사이드막(12) 과 소스-드레인 확산층상에 배치되는 실리사이드막(20)의 각각은 티타늄 실리사이드로 구성된다. 그러나, 이들 실리사이드막들은 티타늄 실리사이드막드로 제한될 필요는 없다. 구체적으로, 이들 실리사이드막은 코발트 또는 니켈 등의 고 융점을 가진 금속의 실리사이드로 구성될 수 있다.
또한, 게이트 절연막(8)은 상술한 제6 실시예에서는 실리콘 산화막으로 구성된다. 그러나, 실리콘 질화막 또는 실리콘 질산화막 등의 다른 절연막이 게이트 절연막(8)을 형성하기 위한 실리콘 산화막 대신에 사용될 수 있다. 게다가, p형 실리콘 반도체 기판이 상술한 제5 실시예에서 사용된다. 그러나, n형 실리콘 반도체 기판을 사용하는 것도 가능하다.
상술한 바와 같이, 실리사이드 구조를 가진 MIS 구조의 반도체 디바이스에서 고속 동작을 달성하기 위해서는 게이트 지연 시간을 감소시킬 필요가 있다. 다른 목적을 달성하기 위해서, 게이트 전극의 저항을 줄이는 것이 절대적으로 필요하다. 이를 위해서는 게이트 전극에 위치된 실리사이드막의 시트 저항을 줄일 필요가 있다. 따라서, 게이트 전극에 위치된 실리사이드막의 두께를 증가시킬 필요가 있는 것이다.
다른 한편으로, 통상의 두께의 실리사이드막 또는 통상의 실리사이드막 보다 두꺼운 실리사이드막을 형성하는 경우에, 소스-드레인 확산층의 접합부에서 전류 누설을 방지하도록 깊은 접합을 구성하는 소스-드레인 확산층을 형성할 필요가 있다. 결국, 단 채널 효과의 발생이 현저하여, 반도체 디바이스의 소형화를 방해한다.
이와 관련하여 주목해야 할 점은 소스-드레인 확산층에 위치된 실리사이드막에서, 실리사이드막의 시트 저항이 전체 기생 용량에 비하여 작은 비를 차지하게 됨으로 반도체 디바이스를 소형화하기 위해서 실리사이드막이 종래의 반도체 디바이스에서 사용되는 실리사이드막보다 얇게 형성된다해도 문제가 되지 않는다.
다른 한편으로, 본 발명의 방법에 의해서 게이트 전극상에 종래의 디바이스에서 사용된 것보다 두껍게 실리사이드막을 형성하고, 소스-드레인 확산층에 종래의 디바이스에서 사용되는 것보다 얇게 실리사이드막을 형성하는 것이 가능하다. 즉, 본 발명의 방법에 의해서 종래의 방법에 내재된 2가지의 문제점이 해결될 수 있다. 구체적으로, 본 발명의 방법에 의해서, 게이트 전극상에 위치된 실리사이드막의 두께를 증가시키고, 동시에 소스-드레인 확산층에 위치된 실리사이드막의 두께를 감소시키는 것이 가능하다.
다시 말해서, 본 발명은 살리사이드 구조를 갖는 MIS 트랜지스터를 포함하는 반도체 디바이스를 제공하며, 이 반도체 디바이스에서 게이트 전극에 배치되는 실리사이드막을 소스-드레인 확산층에 배치되는 실리사이드막과 동일한 두께의 적어도 1.2배로 형성한다는 것이다. 본 발명의 특정한 반도체 디바이스는 소형화될 수 있으며 고속으로 동작될 수 있다. 본 발명은 또한 특정한 반도체 디바이스를 제조하는 방법을 제공한다.
상술한 바와 같이, 본 발명은 살리사이드 구조를 갖는 디바이스에 관한 것이며, 반도체 디바이스를 소형화하고 고속의 동작을 달성하도록 게이트 전극에 배치되는 실리사이드막을 소스-드레인 확산층에 배치되는 실리사이드막보다 두껍게 제작된 반도체 디바이스를 제공한다.
본 발명은 또한 게이트 전극상에 배치되는 실리사이드막이 소스-드레인 확산층에 배치되는 실리사이드막보다 두껍게 제작된 살리사이드 구조를 가진 반도체 디바이스 제조 방법을 제공한다.
본 기술 분야에 숙련된 자에게는 추가의 장점 및 변형이 고려될 수 있다. 따라서, 보다 넓은 관점의 본 발명은 본 명세서에 도시되고 설명된 특정한 세부 사항 및 대표적인 실시예로 제한되지 않는다. 따라서, 첨부된 특허 청구의 범위 및 그 등가물에 의해 정의된 바의 개괄적인 발명의 구상의 본질 또는 범위로부터 벗어나지 않으면서 다양한 변형이 이루어질 수 있다.

Claims (17)

  1. 반도체 디바이스에 있어서,
    반도체 기판에 형성된 소스-드레인 확산층;
    상기 소스-드레인 확산층 상에 형성된 제1 실리사이드막;
    상기 반도체 기판 상에 배치된 게이트 절연막 상에 형성된 게이트 전극; 및
    상기 게이트 전극 상애 배치되며 상기 제1 실리사이드막보다 두꺼운 제2 실리사이드막
    을 포함하는 반도체 디바이스.
  2. 제1항에 있어서, 상기 게이트 전극 상에 형성된 상기 제2 실리사이드막은 최소한 상기 소스-드레인 확산층 상에 형성된 상기 제1 실리사이드막의 1.2배 만큼 두꺼운 반도체 디바이스.
  3. 제1항에 있어서, 게이트 측벽막이 상기 게이트 전극의 측면 상에 형성되는 반도체 디바이스.
  4. 제1항에 있어서, 상기 소스-드레인 확산층은 얕은 확산층 및 깊은 확산층을 포함하여 LDD(Lightly Doped Drain) 구조를 형성하는 반도체 디바이스.
  5. 제1항에 있어서, 상기 게이트 전극은 다결정 실리콘막으로 구성된 반도체 디바이스.
  6. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;
    상기 반도체 기판에 소스-드레인 확산층을 형성하는 단계;
    실리사이드화(silicidation)를 억제하는 원자를 상기 소스-드레인 확산층으로 선택적으로 도입시키는 단계;
    상기 게이트 전극 및 상기 소스-드레인 확산층 상에 고 융점을 갖는 금속막을 형성하는 단계; 및
    상기 게이트 전극 및 상기 소스-드레인 확산층 상에 선택적으로 실리사이드막을 형성하도록 상기 고 용점 금속막을 실리사이드막으로 변환시키는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  7. 제6항에 있어서, 상기 실리사이드화를 억제하는 역할을 하는 상기 원자들은 불소, 질소, 및 산소로 구성된 그룹으로부터 선택되는 반도체 디바이스 제조 방법.
  8. 제6항에 있어서, 상기 실리사이드화를 억제하는 역할을 하는 상기 원자들은 이온 주입에 의해 상기 소스-드레인 확산층으로 도입되는 반도체 디바이스 제조 방법.
  9. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;
    상기 반도체 기판에 소스-드레인 확산층을 형성하는 단계;
    상기 소스-드레인 확산층 상에 실리사이드화를 억제하는 막을 형성하는 단계;
    상기 게이트 전극 및 상기 소스-드레인 확산층 상에 고 융점을 갖는 금속막을 형성하는 단계; 및
    상기 게이트 전극 및 상기 소스-드레인 확산층 상에 선택적으로 실리사이드막을 형성하도록 상기 고 융점 금속막을 실리사이드막으로 변환시키는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  10. 제9항에 있어서, 상기 실리사이드화를 억제하는 역할을 하는 상기 막은 산화막 및 질화막으로 구성된 그룹으로부터 선택되는 반도체 디바이스 제조 방법.
  11. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;
    상기 반도체 기판에 소스-드레인 확산층을 형성하는 단계;
    상기 게이트 전극 및 상기 소스-드레인 확산층 상에 절연막을 형성하는 단계;
    상기 소스-드레인 확산층이 상기 절연막으로 커버되어 있는 상태를 유지하면서 상기 게이트 전극의 표면을 노출시키도록 상기 절연막을 씨닝(thinning)하는 단계;
    상기 게이트 전극의 상부가 비정질(amorphous) 상태로 되도록 상기 게이트 전극의 표면 근방의 영역으로 원자들을 도입시키는 단계;
    상기 소스-드레인 확산층 상에 배치된 절연막을 제거하는 단계;
    상기 게이트 전극 및 상기 소스-드레인 확산층 상에 고 융점을 갖는 금속막을 형성하는 단계; 및
    상기 게이트 전극 및 상기 소스-드레인 확산층 상에 선택적으로 실리사이드막을 형성하도록 상기 고 융점 금속막을 실리사이드막으로 변환시키는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  12. 제11항에 있어서, 상기 게이트 전극의 표면 영역으로 도입된 상기 원자들은 붕소, 게르마늄, 실리콘, 비소, 및 안티몬으로 구성된 그룹으로부터 선택되는 반도체 디바이스 제조 방법.
  13. 제11항에 있어서, 상기 원자들은 이온 주입에 의해 상기 게이트 전극의 표면 영역으로 도입되는 반도체 디바이스 제조 방법.
  14. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극의 형태를 갖는 비정질 실리콘막을 형성하는 단계;
    상기 반도체 기판에 소스-드레인 확산층을 형성하는 단계;
    상기 비정질 실리콘막 및 상기 소스-드레인 확산층 상에 고 융점을 갖는 금속막을 형성하는 단계; 및
    상기 비정질 실리콘막 및 상기 소스-드레인 확산층 상에 선택적으로 실리사이드막을 형성하도록 상기 고 융점 금속막을 실리사이드막으로 변환시키는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  15. 제14항에 있어서, 상기 실리사이드막을 형성하는 상기 단계는 상기 고 융점 금속막을 실리사이드막으로 변환시키기 위한 열 처리를 포함하며, 상기 비정질 실리콘막은 상기 열 처리에 의해 다결정 실리콘막으로 변환되는 반도체 디바이스 제조 방법.
  16. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;
    상기 반도체 기판에 소스-드레인 확산층을 형성하는 단계;
    상기 게이트 전극 및 상기 소스-드레인 확산층 상에 선택적으로 실리사이드막을 형성하는 단계;
    상기 게이트 전극 및 상기 소스-드레인 확산층 상에 배치된 상기 실리사이드막 상에 절연막을 형성하는 단계;
    상기 소스-드레인 확산층 상에 배치된 상기 실리사이드막이 상기 절연막으로 커버되어 있는 상태를 유지하면서 상기 게이트 전극 상에 배치된 상기 실리사이드막의 표면을 노출시키도록 상기 절연막을 씨닝하는 단계; 및
    상기 노출된 실리사이드막의 상기 표면 상에 실리사이드막을 더 형성하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  17. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;
    상기 반도체 기판에 소스-드레인 확산층을 형성하는 단계;
    상기 게이트 전극 및 상기 소스-드레인 확산층 상에 고 융점을 갖는 금속막을 형성하는 단계;
    상기 게이트 전극 및 상기 소스-드레인 확산층 상에 선택적으로 실리사이드막을 형성하도록 상기 고 융점 금속막을 실리사이드막으로 변환시키는 단계;
    상기 게이트 전극 및 상기 소스-드레인 확산층 상에 배치된 상기 실리사이드막 상에 절연막을 형성하는 단계;
    상기 소스-드레인 확산층 상에 배치된 상기 실리사이드막이 상기 절연막으로 커버되어 있는 상태를 유지하면서 상기 게이트 전극 상에 배치된 상기 실리사이드막의 표면을 노출시키도록 상기 절연막을 씨닝하는 단계;
    상기 게이트 전극 상에 배치된 상기 실리사이드막 상에 고 융점 금속막을 형성하는 단계; 및
    상기 게이트 전극 상에 이전에 형성된 상기 실리사이트막 상에 선택적으로 실리사이드막을 형성하도록 상기 고 융점 금속막을 실리사이드막으로 변환시키는 단계
    를 포함하는 반도체 디바이스 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100549573B1 (ko) * 1999-12-30 2006-02-08 주식회사 하이닉스반도체 모스형 트랜지스터의 제조방법

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6562717B1 (en) * 2000-10-05 2003-05-13 Advanced Micro Devices, Inc. Semiconductor device having multiple thickness nickel silicide layers
US20020195919A1 (en) * 2001-06-22 2002-12-26 Choi Jong-Seo Cathode for electron tube and method of preparing the cathode
TW522513B (en) * 2001-10-09 2003-03-01 Winbond Electronics Corp Manufacturing method of self-aligned silicide for metal oxide semiconductor transistor
JP2003308030A (ja) 2002-02-18 2003-10-31 Sanyo Electric Co Ltd 表示装置
KR100880336B1 (ko) * 2002-06-29 2009-01-28 매그나칩 반도체 유한회사 반도체 소자의 제조방법
JP2004172541A (ja) 2002-11-22 2004-06-17 Renesas Technology Corp 半導体装置の製造方法
JP3696208B2 (ja) * 2003-01-22 2005-09-14 株式会社東芝 半導体装置
CN100367514C (zh) * 2003-03-05 2008-02-06 松下电器产业株式会社 一种半导体装置
BE1015722A4 (nl) * 2003-10-17 2005-07-05 Uni Microelektronica Ct Vzw Werkwijze voor het vervaardigen van een halfgleiderinrichting met een fusi poortelektrode.
DE102004011431B4 (de) * 2004-03-09 2007-09-27 Infineon Technologies Ag Verfahren zum Herstellen eines nicht flüchtigen Halbleiterspeichers
JP4377721B2 (ja) 2004-03-11 2009-12-02 株式会社東芝 半導体装置の製造方法
JP2005260047A (ja) * 2004-03-12 2005-09-22 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7208409B2 (en) * 2004-03-17 2007-04-24 Texas Instruments Incorporated Integrated circuit metal silicide method
US7119012B2 (en) * 2004-05-04 2006-10-10 International Business Machines Corporation Stabilization of Ni monosilicide thin films in CMOS devices using implantation of ions before silicidation
US7422968B2 (en) * 2004-07-29 2008-09-09 Texas Instruments Incorporated Method for manufacturing a semiconductor device having silicided regions
US7384857B2 (en) * 2005-02-25 2008-06-10 Seiko Epson Corporation Method to fabricate completely isolated silicon regions
US7422967B2 (en) * 2005-05-12 2008-09-09 Texas Instruments Incorporated Method for manufacturing a semiconductor device containing metal silicide regions
FR2892856A1 (fr) * 2005-11-02 2007-05-04 St Microelectronics Crolles 2 Formation de zones de siliciure dans un dispositif semiconducteur
US20070178683A1 (en) * 2006-02-02 2007-08-02 Texas Instruments, Incorporated Semiconductive device fabricated using a two step approach to silicide a gate and source/drains
JP4143096B2 (ja) 2006-04-25 2008-09-03 株式会社東芝 Ｍｏｓ型半導体装置及びその製造方法
JP4327820B2 (ja) * 2006-06-05 2009-09-09 株式会社東芝 半導体装置およびその製造方法
US7585720B2 (en) * 2006-07-05 2009-09-08 Toshiba America Electronic Components, Inc. Dual stress liner device and method
WO2008084867A1 (ja) * 2007-01-10 2008-07-17 Nec Corporation 半導体装置及びその製造方法
US20080233703A1 (en) * 2007-03-21 2008-09-25 Atmel Corporation Polysilicon conductivity improvement in a salicide process technology
KR101406888B1 (ko) * 2007-12-13 2014-06-30 삼성전자주식회사 반도체 소자의 제조 방법
US20100001317A1 (en) 2008-07-03 2010-01-07 Yi-Wei Chen Cmos transistor and the method for manufacturing the same
FR2938376B1 (fr) * 2008-11-07 2010-12-31 Commissariat Energie Atomique Procede de preparation d'une couche de monosiliciure de nickel nisi sur un substrat en silicium
US8466502B2 (en) 2011-03-24 2013-06-18 United Microelectronics Corp. Metal-gate CMOS device
US8445363B2 (en) 2011-04-21 2013-05-21 United Microelectronics Corp. Method of fabricating an epitaxial layer
US8324059B2 (en) 2011-04-25 2012-12-04 United Microelectronics Corp. Method of fabricating a semiconductor structure
US8426284B2 (en) 2011-05-11 2013-04-23 United Microelectronics Corp. Manufacturing method for semiconductor structure
US8481391B2 (en) 2011-05-18 2013-07-09 United Microelectronics Corp. Process for manufacturing stress-providing structure and semiconductor device with such stress-providing structure
US8431460B2 (en) 2011-05-27 2013-04-30 United Microelectronics Corp. Method for fabricating semiconductor device
US8716750B2 (en) 2011-07-25 2014-05-06 United Microelectronics Corp. Semiconductor device having epitaxial structures
US8575043B2 (en) 2011-07-26 2013-11-05 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
US8647941B2 (en) 2011-08-17 2014-02-11 United Microelectronics Corp. Method of forming semiconductor device
US8674433B2 (en) 2011-08-24 2014-03-18 United Microelectronics Corp. Semiconductor process
US8476169B2 (en) 2011-10-17 2013-07-02 United Microelectronics Corp. Method of making strained silicon channel semiconductor structure
US8691659B2 (en) 2011-10-26 2014-04-08 United Microelectronics Corp. Method for forming void-free dielectric layer
US8754448B2 (en) 2011-11-01 2014-06-17 United Microelectronics Corp. Semiconductor device having epitaxial layer
US8647953B2 (en) 2011-11-17 2014-02-11 United Microelectronics Corp. Method for fabricating first and second epitaxial cap layers
US8709930B2 (en) 2011-11-25 2014-04-29 United Microelectronics Corp. Semiconductor process
US9136348B2 (en) 2012-03-12 2015-09-15 United Microelectronics Corp. Semiconductor structure and fabrication method thereof
US9202914B2 (en) 2012-03-14 2015-12-01 United Microelectronics Corporation Semiconductor device and method for fabricating the same
US8664069B2 (en) 2012-04-05 2014-03-04 United Microelectronics Corp. Semiconductor structure and process thereof
US20130273734A1 (en) * 2012-04-12 2013-10-17 United Microelectronics Corp. Method of manufacturing metal salicide layers
US8866230B2 (en) 2012-04-26 2014-10-21 United Microelectronics Corp. Semiconductor devices
US8835243B2 (en) 2012-05-04 2014-09-16 United Microelectronics Corp. Semiconductor process
US8951876B2 (en) 2012-06-20 2015-02-10 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
US8796695B2 (en) 2012-06-22 2014-08-05 United Microelectronics Corp. Multi-gate field-effect transistor and process thereof
US8710632B2 (en) 2012-09-07 2014-04-29 United Microelectronics Corp. Compound semiconductor epitaxial structure and method for fabricating the same
US9117925B2 (en) 2013-01-31 2015-08-25 United Microelectronics Corp. Epitaxial process
JP6026914B2 (ja) * 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8753902B1 (en) 2013-03-13 2014-06-17 United Microelectronics Corp. Method of controlling etching process for forming epitaxial structure
US9034705B2 (en) 2013-03-26 2015-05-19 United Microelectronics Corp. Method of forming semiconductor device
US9064893B2 (en) 2013-05-13 2015-06-23 United Microelectronics Corp. Gradient dopant of strained substrate manufacturing method of semiconductor device
US8853060B1 (en) 2013-05-27 2014-10-07 United Microelectronics Corp. Epitaxial process
US9076652B2 (en) 2013-05-27 2015-07-07 United Microelectronics Corp. Semiconductor process for modifying shape of recess
US8765546B1 (en) 2013-06-24 2014-07-01 United Microelectronics Corp. Method for fabricating fin-shaped field-effect transistor
US8895396B1 (en) 2013-07-11 2014-11-25 United Microelectronics Corp. Epitaxial Process of forming stress inducing epitaxial layers in source and drain regions of PMOS and NMOS structures
US8981487B2 (en) 2013-07-31 2015-03-17 United Microelectronics Corp. Fin-shaped field-effect transistor (FinFET)

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5766997A (en) 1909-11-30 1998-06-16 Nkk Corporation Method of forming floating gate type non-volatile semiconductor memory device having silicided source and drain regions
NL7510903A (nl) * 1975-09-17 1977-03-21 Philips Nv Werkwijze voor het vervaardigen van een halfgelei- derinrichting, en inrichting vervaardigd volgens de werkwijze.
US4356211A (en) * 1980-12-19 1982-10-26 International Business Machines Corporation Forming air-dielectric isolation regions in a monocrystalline silicon substrate by differential oxidation of polysilicon
US4635347A (en) * 1985-03-29 1987-01-13 Advanced Micro Devices, Inc. Method of fabricating titanium silicide gate electrodes and interconnections
JPS6266679A (ja) 1985-09-19 1987-03-26 Fujitsu Ltd 半導体装置の製造方法
US4755478A (en) 1987-08-13 1988-07-05 International Business Machines Corporation Method of forming metal-strapped polysilicon gate electrode for FET device
JPH0254536A (ja) * 1988-08-19 1990-02-23 Fuji Xerox Co Ltd 半導体装置及びその製造方法
JP2917348B2 (ja) 1990-01-12 1999-07-12 セイコーエプソン株式会社 Ｍｉｓ型半導体装置の製造方法
US5062898A (en) 1990-06-05 1991-11-05 Air Products And Chemicals, Inc. Surface cleaning using a cryogenic aerosol
JP3110054B2 (ja) 1990-12-27 2000-11-20 株式会社東芝 半導体装置及びその製造方法
US5322809A (en) 1993-05-11 1994-06-21 Texas Instruments Incorporated Self-aligned silicide process
JP2891093B2 (ja) * 1994-02-17 1999-05-17 日本電気株式会社 半導体集積回路の製造方法
US5683418A (en) * 1994-04-29 1997-11-04 Mitek Surgical Products, Inc. Wedge shaped suture anchor and method of implantation
US5401674A (en) * 1994-06-10 1995-03-28 Advanced Micro Devices Germanium implant for use with ultra-shallow junctions
JP2978736B2 (ja) 1994-06-21 1999-11-15 日本電気株式会社 半導体装置の製造方法
JPH0864691A (ja) 1994-08-18 1996-03-08 Oki Electric Ind Co Ltd サリサイド構造を有するｍｏｓｆｅｔの製造方法
JPH08148561A (ja) * 1994-11-16 1996-06-07 Mitsubishi Electric Corp 半導体装置とその製造方法
US5545574A (en) * 1995-05-19 1996-08-13 Motorola, Inc. Process for forming a semiconductor device having a metal-semiconductor compound
US5593924A (en) 1995-06-02 1997-01-14 Texas Instruments Incorporated Use of a capping layer to attain low titanium-silicide sheet resistance and uniform silicide thickness for sub-micron silicon and polysilicon lines
US5569624A (en) * 1995-06-05 1996-10-29 Regents Of The University Of California Method for shallow junction formation
JP2845168B2 (ja) 1995-06-15 1999-01-13 日本電気株式会社 半導体装置の製造方法
JP2842842B2 (ja) 1995-06-16 1999-01-06 松下電器産業株式会社 Ｍｏｓ型半導体装置およびその製造方法
JPH0964349A (ja) 1995-08-22 1997-03-07 Sony Corp 高融点シリサイドを持つ半導体装置とその製造方法
US6060387A (en) 1995-11-20 2000-05-09 Compaq Computer Corporation Transistor fabrication process in which a contact metallization is formed with different silicide thickness over gate interconnect material and transistor source/drain regions
JP3263299B2 (ja) 1995-12-04 2002-03-04 株式会社東芝 半導体装置およびその製造方法
JPH09312391A (ja) * 1996-05-22 1997-12-02 Toshiba Corp 半導体装置およびその製造方法
US5691212A (en) * 1996-09-27 1997-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. MOS device structure and integration method
JP2937137B2 (ja) 1996-09-27 1999-08-23 日本電気株式会社 半導体装置の製造方法
US5824586A (en) * 1996-10-23 1998-10-20 Advanced Micro Devices, Inc. Method of manufacturing a raised source/drain MOSFET
JPH10135152A (ja) 1996-10-29 1998-05-22 Nippon Steel Corp 半導体装置の製造方法
US5739064A (en) 1996-11-27 1998-04-14 Micron Technology, Inc. Second implanted matrix for agglomeration control and thermal stability
US5889331A (en) 1996-12-31 1999-03-30 Intel Corporation Silicide for achieving low sheet resistance on poly-Si and low Si consumption in source/drain
TW320744B (en) 1997-01-15 1997-11-21 Winbond Electronics Corp Manufacturing method of self-aligned salicide
US5888888A (en) * 1997-01-29 1999-03-30 Ultratech Stepper, Inc. Method for forming a silicide region on a silicon body
KR100234378B1 (ko) 1997-05-20 1999-12-15 윤종용 실리사이드를 이용한 스위칭 소자 및 그 제조방법
US5953612A (en) * 1997-06-30 1999-09-14 Vlsi Technology, Inc. Self-aligned silicidation technique to independently form silicides of different thickness on a semiconductor device
US6143613A (en) * 1997-06-30 2000-11-07 Vlsi Technology, Inc. Selective exclusion of silicide formation to make polysilicon resistors
US6306763B1 (en) * 1997-07-18 2001-10-23 Advanced Micro Devices, Inc. Enhanced salicidation technique
US5933741A (en) 1997-08-18 1999-08-03 Vanguard International Semiconductor Corporation Method of making titanium silicide source/drains and tungsten silicide gate electrodes for field effect transistors

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100549573B1 (ko) * 1999-12-30 2006-02-08 주식회사 하이닉스반도체 모스형 트랜지스터의 제조방법

Also Published As

Publication number Publication date
US20050158958A1 (en) 2005-07-21
JP3389075B2 (ja) 2003-03-24
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US20070194382A1 (en) 2007-08-23
US6869867B2 (en) 2005-03-22
JPH11111980A (ja) 1999-04-23
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US7638432B2 (en) 2009-12-29
US7220672B2 (en) 2007-05-22
KR100352758B1 (ko) 2002-11-18

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