JP2845168B2

JP2845168B2 - 半導体装置の製造方法

Info

Publication number: JP2845168B2
Application number: JP7149213A
Authority: JP
Inventors: 一弘岡部
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1995-06-15
Filing date: 1995-06-15
Publication date: 1999-01-13
Anticipated expiration: 2014-01-13
Also published as: JPH098148A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特にチタン・サリサイド構造のＭＯＳト
ランジスタを含んだ半導体装置およびその製造方法に関
する。

【０００２】

【従来の技術】半導体素子の微細化に伴ない、ＭＯＳト
ランジスタを含んでなる半導体装置では、ＭＯＳトラン
ジスタの（多結晶シリコン膜からなるゲート電極の）ゲ
ート長，ソース・ドレイン領域等も縮小さる。その結果
によるゲート電極，ソース・ドレイン領域のシート抵抗
の増大を抑制するために、ゲート電極の上面およびソー
ス・ドレイン領域の表面に自己整合的にチタン・シリサ
イド膜を設けたチタン・サリサイド構造のＭＯＳトラン
ジスタが着目されつつある。また、特に０．３５μｍ以
下のゲート長を有する微細化されたＰチャネルＭＯＳト
ランジスタでは、高濃度のＰ型の多結晶シリコン膜によ
りゲート電極を形成する傾向にある。

【０００３】半導体装置の製造工程の断面模式図である
図５および図６を参照すると、ＮチャネルＭＯＳトラン
ジスタおよびＰチャネルＭＯＳトランジスタがともにチ
タン・シリサイド構造を有した従来のＣＭＯＳトランジ
スタは、以下のように形成される。

【０００４】まず、Ｐ型シリコン基板３０１の表面にＮ
ウェル３０２，Ｐウェル３０３を形成する。Ｎウェル３
０２，Ｐウェル３０３の接合の深さは、それぞれ１．０
μｍ程度である。Ｐ型シリコン基板３０１の表面の素子
分離領域には、選択酸化により、膜厚４００ｎｍ程度の
フィールド酸化膜３０４を形成する。なお、Ｐウェル３
０３の表面の素子分離領域では、フィールド酸化膜３０
４直下に、１０¹³ｃｍ^-2台のボロンのイオン注入等によ
り、チャネル・ストッパー用のＰ型拡散層３０５を形成
する。Ｐ型シリコン基板３０１の表面の素子分離領域に
は、熱酸化により、膜厚１０ｎｍ程度のゲート酸化膜３
０６を形成する。気相成長法により、全面に膜厚２５０
ｎｍ程度のノンドープの多結晶シリコン膜３２７を形成
する〔図５（ａ）〕。

【０００５】次に、多結晶シリコン膜３２７をパターニ
ングして、Ｎウェル３０２およびＰウェル３０３の表面
上のゲート電極形成予定領域に多結晶シリコン膜パター
ン３２７ａを形成する。多結晶シリコン膜パターン３２
７ａの幅は、０．３５μｍ程度である。Ｎウェル３０２
を覆うフォトレジスト膜（図示せず），フィールド酸化
膜３０５および多結晶シリコン膜パターン３２７ａをマ
スクにした１０¹⁴ｃｍ^-2台のボロンのイオン注入等によ
り、Ｐウェル３０３の表面に低濃度のＮ型拡散層３２９
を形成する。さらに、Ｐウェル３０３を覆う別のフォト
レジスト膜（図示せず），フィールド酸化膜３０５およ
び多結晶シリコン膜パターン３２７ａをマスクにした１
０¹⁴ｃｍ^-2台の燐のイオン注入等により、Ｎウェル３０
２の表面に低濃度のＰ型拡散層３３０を形成する。気相
成長法により全面に膜厚１００ｎｍ程度の酸化シリコン
膜（図に明示せず）を形成し、この酸化シリコン膜をエ
ッチバックして多結晶シリコン膜パターン３２７ａの側
面に酸化シリコン膜スペーサ３０８を形成する。酸化シ
リコン膜スペーサ３０８とフィールド酸化膜３０４との
間隔は、０．５μｍ程度である〔図５（ｂ）〕。

【０００６】次に、Ｐウェル３０３を覆うフォトレジス
ト膜（図示せず）をマスクにした５×１０¹⁵ｃｍ^-2程度
の２弗化ボロン（ＢＦ₂）のイオン注入と、Ｎウェル３
０２を覆う別のフォトレジスト膜（図示せず）をマスク
にした５×１０¹⁵ｃｍ^-2程度の砒素のイオン注入と、９
００℃〜８５０℃程度の熱処理等とを行なう。これら一
連の処理により、Ｐウェル３０３側では、フィールド酸
化膜３０５と酸化シリコン膜スペーサ３０８とに自己整
合的な高濃度のＮ型拡散層３３９がＰウェル３０３の表
面に形成され、Ｎ型拡散層３２９とＮ型拡散層３３９と
からなるＮ型ソース・ドレイン領域３０９が形成され
る。Ｎ型拡散層３３９の接合の深さは０．１μｍ程度で
ある。また、Ｐウェル３０３の表面上の多結晶シリコン
膜パターン３２７ａも高濃度のＮ型になり、これからな
る（ゲート長０．３５μｍ程度の）ゲート電極３０７ａ
が形成される。Ｎウェル３０２側では、フィールド酸化
膜３０５と酸化シリコン膜スペーサ３０８とに自己整合
的な高濃度のＰ型拡散層３３９がＮウェル３０２の表面
に形成され、Ｐ型拡散層３３０とＰ型拡散層３４０とか
らなるＰ型ソース・ドレイン領域３１０が形成される。
Ｐ型拡散層３４０の接合の深さは０．１５μｍ程度であ
る。また、Ｎウェル３０２の表面上の多結晶シリコン膜
パターン３２７ａも高濃度のＰ型になり、これからなる
（ゲート長０．３５μｍ程度の）ゲート電極３０７ｂが
形成される〔図５（ｃ）〕。

【０００７】次に、全面に１×１０¹⁵ｃｍ^-2程度のシリ
コンのイオン注入を行ない、ゲート電極３０７ａ，３０
７ｂの上面近傍，Ｎ型ソース・ドレイン領域３０９の表
面近傍およびＰ型ソース・ドレイン領域３１０の表面近
傍にシリコンの非晶質層（図に明示せず）を形成する。
ゲート電極３０７ａ，３０７ｂの上面，Ｎ型ソース・ド
レイン領域３０９の表面およびＰ型ソース・ドレイン領
域３１０の表面の自然酸化膜を除去する。スパッタリン
グにより、全面に膜厚５０ｎｍ程度のチタン膜３４１を
形成する〔図５（ｄ）〕。

【０００８】次に、７００℃程度の窒素雰囲気で３０秒
間程度の熱処理（急速熱窒化処理；ＲＴＮ）を行ない、
ゲート電極３０７ａ，３０７ｂの上面に自己整合的にＣ
４９構造のチタン・シリサイド膜３１１ａａ，３１１ｂ
ａを形成し、フィールド酸化膜３０５と酸化シリコン膜
スペーサ３０８とに自己整合的なＮ型ソース・ドレイン
領域３０９の表面，Ｐ型ソース・ドレイン領域３１０の
表面にそれぞれＣ４９構造のチタン・シリサイド膜３１
１ａｂ，３１１ｂｂを形成する。チタン・シリサイド膜
３１１ａａ，３１１ａｂ，３１１ｂａ，３１１ｂｂの膜
厚は、それぞれ５０ｎｍ前後であり、これらの表面には
それぞれ膜厚２５ｎｍ前後の窒化チタン膜（図示せず）
が形成されている。また、フィールド酸化膜３０５およ
び酸化シリコン膜スペーサ３０８の表面は主として窒化
シリコン膜により覆われ、これらの表面に直接に接触す
る部分では未反応なチタン膜３４１が残置することもあ
る。アンモニア（ＮＨ₄ＯＨ）水と過酸化水素（Ｈ₂Ｏ
₂）水との混合液により上記窒化チタン膜および未反応
のチタン膜３４１を除去する〔図６（ａ）〕。

【０００９】次に、８５０℃程度で１０秒間程度のＲＴ
Ｎを行ない、チタン・シリサイド膜３１１ａａ，３１１
ａｂ，３１１ｂａ，３１１ｂｂをそれぞれＣ５４構造の
チタン・シリサイド膜３１２ａａ，３１２ａｂ，３１２
ｂａ，３１２ｂｂに相転移させる。これにより、チタン
・サリサイド構造のＣＭＯＳトランジスタの形成が終了
する〔図６（ｂ）〕。図示は省略するが、その後、層間
絶縁膜の形成，コンタクト孔の形成，金属配線の形成等
が行なわれ上記ＣＭＯＳトランジスタを含んでなる半導
体装置が形成される。

【００１０】

【発明が解決しようとする課題】しかしながら上記のＣ
ＭＯＳトランジスタでは、二律背反の関係を有した２つ
の問題点がある。この２つの問題点は、チタン膜３４１
の膜厚に関連し、チタン・シリサイド膜３１１ａａ，３
１１ａｂ，３１１ｂａ，３１１ｂｂの膜厚に起因してい
る。

【００１１】第１の問題点は、チタン膜３４１の膜厚が
薄くなるときに生じる。ゲート電極３０７ａ，３０７ｂ
のゲート長が０．３５μｍ程度に縮小されたとき、チタ
ン膜３４１の膜厚が３０ｎｍ程度になると、Ｃ４９構造
のチタン・シリサイド膜３１１ａａ，３１１ｂａがＣ５
４構造のチタン・シリサイド膜３１２ａａ，３１２ｂａ
に相転移する際に凝集が発生し始めて、得られたチタン
・シリサイド膜３１２ａａ，３１２ｂａのシート抵抗が
チタン・シリサイド膜３１２ａａ，３１２ｂａのシート
抵抗より高い値になる。この傾向は、チタン膜３４１の
膜厚が薄くなるにしたがって顕著になり、さらに、ゲー
ト長が０．３５μｍより短かくなるにしたがってより顕
著になる。このため、（ゲート長の短かい）ゲート電極
をチタン・ポリサイド構造にする目的であるゲート電極
のシート抵抗の増加の抑制という目的を果せなくなる。
この問題点は、ゲート長が例えば０．３５μｍ程度であ
るならば、チタン膜３４１の膜厚（チタン・シリサイド
膜３１１ａａ，３１１ａｂの膜厚）を３０ｎｍより厚く
することにより解決する。なお、Ｃ５４に相転移させる
際の凝集という問題は、Ｎ型ソース・ドレイン領域３０
９，Ｐ型ソース・ドレイン領域３１０の表面においても
発生するが、上記のように、これらの幅は例えば０．５
μｍ程度と広くすることができるため、チタン膜３４１
の膜厚が３０ｎｍよりさらに薄くならなければこの現象
は顕在化しない。

【００１２】第２の問題点は、チタン膜３４１の膜厚が
厚くなるときに生じる。ソース・ドレイン領域の接合の
深さが０．１〜０．１５μｍ程度に浅いとき、チタン膜
３４１の膜厚が３５ｎｍ程度になると、チタン・シリサ
イド膜３１２ａｂとＮ型ソース・ドレイン領域３０９と
の間の接触抵抗，チタン・シリサイド膜３１２ｂｂとＰ
型ソース・ドレイン領域３１０との間の接触抵抗が増大
し始める。このため、ＮチャネルＭＯＳトランジスタの
電流駆動能力，ＰチャネルＭＯＳトランジスタの電流駆
動能力が低下し始める。この傾向は、チタン膜の膜厚が
厚くなるにしたがって顕著になる。この現象は、チタン
膜３４１がＣ４９構造のチタン・シリサイド膜に変化す
る際に、ソース・ドレイン領域とチタン膜３４１との界
面近傍の導電型不純物がＣ４９構造のチタン・シリサイ
ド膜中に拡散され、これら界面近傍の不純物濃度が低下
する（空乏化する）ためと考えられている。また、この
現象は、Ｐ型ソース・ドレイン領域３１０において特に
顕著である。この現象は、シリサイド化反応に伴なって
生じるものであり、チタン・シリサイド膜がＣ４９構造
からＣ５４構造に相転移する際には発生しない。この問
題点は、チタン膜３４１の膜厚を３５ｎｍより薄くする
ことにより解決する。

【００１３】なお、この現象は、ゲート電極の上面にお
いても発生する。しかしながら、チタン・ポリサイド構
造のゲート電極では、チタン・シリサイド膜３１２ａｂ
からゲート電極３０７ａを介しての電流経路，あるいは
チタン・シリサイド膜３１２ｂｂからゲート電極３０７
ｂを介しての電流経路が存在しないため、多結晶シリコ
ン膜３２７の膜厚をソース・ドレイン領域の接合の深さ
の値より大きな所望の値に設定することにより、実害は
少なくなる。

【００１４】したがって本発明の目的は、チタン・サリ
サイド構造のＭＯＳトランジスタを含んだ半導体装置に
おいて、ゲート電極のシート抵抗の増大と電流駆動能力
の低下とを抑制できる構造を有した半導体装置と、製造
マージンを持ってこの半導体装置を形成できる製造方法
とを提供することにある。

【００１５】

【００１６】

【００１７】本発明の半導体装置の製造方法の第１の態
様は、表面の少なくとも一部に一導電型領域が設けらて
たシリコン基板のこの表面の素子分離領域にフィールド
絶縁膜を形成し、この表面の素子形成領域にゲート酸化
膜を形成する工程と、少なくとも、上記ゲート酸化膜の
表面を直接に覆う所望の膜厚の多結晶シリコン膜を全面
に形成する工程と、少なくとも上記多結晶シリコン膜を
パターニングして、ゲート電極形成予定領域に少なくと
も多結晶シリコン膜パターンを残置する工程と、全面に
所定膜厚の絶縁膜を形成し、この絶縁膜をエッチバック
して、少なくとも多結晶シリコン膜パターンの側面に絶
縁膜スペーサを形成する工程と、熱酸化により、少なく
とも上記フィールド絶縁膜および上記絶縁膜スペーサに
自己整合的な上記一導電型領域の表面に、酸化シリコン
膜を形成する工程と、逆導電型不純物のイオン注入によ
り、上記多結晶シリコン膜パターンをゲート電極に変換
し，上記一導電型領域の表面に逆導電型ソース・ドレイ
ン領域を形成する工程と、上記ゲート電極の上面を露出
させる工程と、全面に第１のチタン膜を形成する工程
と、窒素雰囲気での第１の熱処理を行なって上記ゲート
電極の上面を自己整合的に覆うＣ４９構造の第１のチタ
ン・シリサイド膜を形成し、第１の窒化チタン膜および
未反応の上記第１のチタン膜を選択的に除去する工程
と、酸化シリコン膜に対する異方性エッチングにより少
なくとも上記酸化シリコン膜を除去し、上記フィールド
絶縁膜および上記絶縁膜スペーサに自己整合的な上記逆
導電型ソース・ドレイン領域の表面を露出させる工程
と、全面に第２のチタン膜を形成する工程と、窒素雰囲
気での第２の熱処理を行なってＣ４９構造の上記第１の
チタン・シリサイド膜の膜厚を厚くし，上記フィールド
絶縁膜および上記絶縁膜スペーサに自己整合的な上記逆
導電型ソース・ドレイン領域の表面にＣ４９構造の第２
のチタン・シリサイド膜を形成し、第２の窒化チタン膜
および未反応の上記第２のチタン膜を選択的に除去する
工程と、窒素雰囲気での第３の熱処理を行ない、Ｃ４９
構造の上記第１，第２のチタン・シリサイド膜をＣ５４
構造の第１，第２のチタン・シリサイド膜に相転移させ
る工程とを有する。

【００１８】本発明の半導体装置の製造方法の第２の態
様は、表面の少なくとも一部に一導電型領域が設けらて
たシリコン基板のこの表面の素子分離領域にフィールド
絶縁膜を形成し、この表面の素子形成領域にゲート酸化
膜を形成する工程と、所望の膜厚のノンドープの多結晶
シリコン膜と、窒化シリコン膜とを全面に順次形成する
工程と、上記窒化シリコン膜および多結晶シリコン膜を
順次パターニングして、ゲート電極形成予定領域に窒化
シリコン膜パターンおよび多結晶シリコン膜パターンを
残置する工程と、全面に所定膜厚の第１の酸化シリコン
膜を形成し、この第１の酸化シリコン膜をエッチバック
して、上記窒化シリコン膜パターンおよび多結晶シリコ
ン膜パターンの側面に酸化シリコン膜スペーサを形成
し，上記フィールド絶縁膜およびこの酸化シリコン膜ス
ペーサに自己整合的な上記一導電型領域の露出面を形成
する工程と、熱酸化により、上記露出面に第２の酸化シ
リコン膜を形成する工程と、逆導電型不純物のイオン注
入により、上記多結晶シリコン膜パターンを逆導電型の
多結晶シリコン膜パターンに変換してゲート電極を形成
し，上記一導電型領域の表面に逆導電型ソース・ドレイ
ン領域を形成する工程と、上記窒化シリコン膜パターン
を選択的に除去する工程と、全面に第１のチタン膜を形
成する工程と、窒素雰囲気での第１の熱処理を行なって
上記ゲート電極の上面を自己整合的に覆うＣ４９構造の
第１のチタン・シリサイド膜を形成し、第１の窒化チタ
ン膜および未反応の上記第１のチタン膜を選択的に除去
する工程と、異方性エッチングにより、上記第２の酸化
シリコン膜を除去する工程と、全面に第２のチタン膜を
形成する工程と、窒素雰囲気での第２の熱処理を行なっ
てＣ４９構造の上記第１のチタン・シリサイド膜の膜厚
を厚くし，上記フィールド絶縁膜および上記酸化シリコ
ン膜スペーサに自己整合的な上記逆導電型ソース・ドレ
イン領域の表面にＣ４９構造の第２のチタン・シリサイ
ド膜を形成し、第２の窒化チタン膜および未反応の上記
第２のチタン膜を選択的に除去する工程と、窒素雰囲気
での第３の熱処理を行ない、Ｃ４９構造の上記第１，第
２のチタン・シリサイド膜をＣ５４構造の第１，第２の
チタン・シリサイド膜に相転移される工程とを有する。

【００１９】好ましくは、上記酸化シリコン膜スペーサ
を形成するために行なわれる上記第１の酸化シリコン膜
のエッチバックが、トリ・フルオロ・メタン（ＣＨ
Ｆ₃）および一酸化炭素（ＣＯ）からなる混合ガス，あ
るいはオクタ・フルオロ・ブタン（Ｃ₄Ｆ₈）および一
酸化炭素からなる混合ガスをエッチングガスに用いた異
方性エッチングである。また、上記第２の酸化シリコン
膜を除去するための異方性エッチングが、ＣＨＦ₃およ
びＣＯからなる混合ガス，あるいはＣ₄Ｆ₈およびＣＯ
からなる混合ガスをエッチングガスに用いた異方性エッ
チングである。

【００２０】本発明の半導体装置の製造方法の第３の態
様は、表面に一導電型領域が設けらてたシリコン基板の
表面の素子分離領域にフィールド絶縁膜を形成し、素子
形成領域にゲート酸化膜を形成する工程と、全面に所望
の膜厚のノンドープの多結晶シリコン膜を形成する工程
と、多結晶シリコン膜をパターニングして、ゲート電極
形成予定領域に多結晶シリコン膜パターンを残置する工
程と、全面に所定膜厚の窒化シリコン膜を形成し、この
窒化シリコン膜をエッチバックして、上記多結晶シリコ
ン膜パターンの側面に窒化シリコン膜スペーサを形成す
る工程と、熱酸化により、上記多結晶シリコン膜パター
ンの上面および上記フィールド絶縁膜並びに上記窒化シ
リコン膜スペーサに自己整合的な上記一導電型領域の表
面にそれぞれ第１および第２の酸化シリコン膜を形成す
る工程と、逆導電型不純物のイオン注入により、上記多
結晶シリコン膜パターンを逆導電型の多結晶シリコン膜
パターンに変換してゲート電極を形成し，上記一導電型
領域の表面に逆導電型ソース・ドレイン領域を形成する
工程と、全面にフォトレジスト膜を塗布，形成し、上記
第１の酸化シリコン膜の上面が露出するまでこのフォト
レジスト膜をエッチバックし、この第１の酸化シリコン
膜を除去する工程と、全面に第１のチタン膜を形成する
工程と、窒素雰囲気での第１の熱処理を行なって上記ゲ
ート電極の上面を自己整合的に覆うＣ４９構造の第１の
チタン・シリサイド膜を形成し、第１の窒化チタン膜お
よび未反応の上記第１のチタン膜を選択的に除去する工
程と、異方性エッチングにより、少なくとも上記第２の
酸化シリコン膜を除去し，上記フィールド絶縁膜並びに
上記窒化シリコン膜スペーサに自己整合的な上記逆導電
型ソース・ドレイン領域の表面を露出させる工程と、窒
素雰囲気での第２の熱処理を行なってＣ４９構造の上記
第１のチタン・シリサイド膜の膜厚を厚くし，上記フィ
ールド絶縁膜および上記窒化シリコン膜スペーサに自己
整合的な上記逆導電型ソース・ドレイン領域の表面にＣ
４９構造の第２のチタン・シリサイド膜を形成し、第２
の窒化チタン膜および未反応の上記第２のチタン膜を選
択的に除去する工程と、窒素雰囲気での第３の熱処理を
行ない、Ｃ４９構造の上記第１，第２のチタン・シリサ
イド膜をＣ５４構造の第１，第２のチタン・シリサイド
膜に相転移させる工程とを有する。

【００２１】好ましくは、上記窒化シリコン膜スペーサ
を形成するために行なわれる上記窒化シリコン膜のエッ
チバックが、ジ・フルオロ・メタン（ＣＨ₂Ｆ₂）ある
いはフルオロ・メタン（ＣＨ₃Ｆ）をエッチングガスに
用いた異方性エッチングである。また、上記逆導電型ソ
ース・ドレイン領域の表面を覆う上記酸化シリコン膜を
除去するための異方性エッチングが、ＣＨＦ₃およびＣ
Ｏからなる混合ガス，あるいはＣ₄Ｆ₈およびＣＯから
なる混合ガスをエッチングガスに用いた異方性エッチン
グである。

【００２２】

【実施例】次に、本発明について図面を参照して説明す
る。

【００２３】半導体装置の製造工程の断面模式図である
図１，図２を参照すると、本発明の第１の実施例は、
０．３５μｍ設計ルールによるチタン・サリサイド構造
のＣＭＯＳトランジスタを含んだ半導体装置であり、以
下のとおりに形成される。

【００２４】まず、Ｐ型シリコン基板１０１の表面にＮ
ウェル１０２，Ｐウェル１０３を形成する。Ｎウェル１
０２の接合の深さ，Ｐウェル１０３の深さは、それぞれ
１．０μｍ程度である。Ｐ型シリコン基板１０１の表面
の素子分離領域に、選択酸化により、膜厚４００ｎｍ程
度のフィールド酸化膜１０４を形成する。なお、Ｐウェ
ル１０３の表面の素子分離領域では、フィールド酸化膜
１０４直下に、１０¹³ ｃｍ^-2台のボロンのイオン注入等
により、チャネル・ストッパー用のＰ型拡散層１０５を
形成する。Ｐ型シリコン基板１０１の表面の素子分離領
域に、熱酸化により、膜厚１０ｎｍ程度のゲート酸化膜
１０６を形成する。気相成長法により、全面に膜厚２５
０ｎｍ程度のノンドープの多結晶シリコン膜１２７を形
成するさらに気相成長法により、全面に膜厚１０ｎｍ程
度の窒化シリコン膜１２８を形成する〔図１（ａ）〕。
なお、本実施例におけるフィールド絶縁膜はＬＯＣＯＳ
型のフィールド酸化膜１０４であるが、これに限定され
るものではない。例えば、素子分離領域に溝分離方式を
採用するならば、フィールド絶縁膜はこの溝を充填する
絶縁膜になる。また、本実施例においては、ノンドープ
の多結晶シリコン膜１２７を採用しているが、これの代
りに高濃度のＮ型の多結晶シリコン膜を用いてもよい。

【００２５】次に、窒化シリコン膜１２８，多結晶シリ
コン膜１２７を順次パターニングして、Ｎウェル１０２
並びにＰウェル１０３の表面上のゲート電極形成予定領
域にそれぞれ窒化シリコン膜パターン１２８ａおよび多
結晶シリコン膜パターン１２７ａを形成する。ＨＢｒを
エッチング・ガスに用いた反応性イオン・エッチング
（ＲＩＥ）による異方性エッチングにより、多結晶シリ
コン膜１２７のパターニングすることが好ましい。この
ＲＩＥではゲート酸化膜１０６は除去されないため、次
工程のイオン注入に先だって、再酸化をする必要がなく
なる。多結晶シリコン膜パターン１２７ａの幅は、０．
３５μｍ程度である。Ｎウェル１０２を覆うフォトレジ
スト膜（図示せず），フィールド酸化膜１０５および多
結晶シリコン膜パターン１２７ａをマスクにした１０¹⁴
ｃｍ^-2台のボロンのイオン注入等により、Ｐウェル１０
３の表面に低濃度のＮ型拡散層１２９を形成する。さら
に、Ｐウェル１０３を覆う別のフォトレジスト膜（図示
せず），フィールド酸化膜１０５および多結晶シリコン
膜パターン１２７ａをマスクにした１０¹⁴ｃｍ^-2台の燐
のイオン注入等により、Ｎウェル１０２の表面に低濃度
のＰ型拡散層１３０を形成する〔図１（ｂ）〕。

【００２６】次に、例えば高温気相成長法により全面に
膜厚１００ｎｍ程度の酸化シリコン膜（ＨＴＯ膜）を形
成し、この酸化シリコン膜をエッチバックして窒化シリ
コン膜パターン１２８ａおよび多結晶シリコン膜パター
ン１２７ａの側面に酸化シリコン膜スペーサ１１８を形
成する。このエッチバック（詳細は後記）により、酸化
シリコン膜スペーサ１０８に覆われていない部分のゲー
ト酸化膜１０６は、エッチング除去される。酸化シリコ
ン膜スペーサ１０８とフィールド酸化膜１０４との間隔
は、０．５μｍ程度である。このエッチバックに際し
て、窒化シリコン膜パターン１２８ａを残置させなけれ
ばならない。このため、このエッチバックは、窒化シリ
コン膜のエッチングレートに対して酸化シリコン膜のエ
ッチングレートが充分に高い異方性ドライ・エッチング
であることが要求される。それ故、このエッチバック
は、例えばＣＨＦ₃およびＣＯからなる混合ガス，ある
いはＣ₄Ｆ₈およびＣＯからなる混合ガスをエッチング
ガスに用いたＲＩＥであることが好ましい。上記ＲＩＥ
では、ＣＯの存在により、酸化シリコン膜以外の膜表面
には反応生成物が堆積しやするなり、これらの膜のエッ
チングが抑制される。一方、酸化シリコン膜表面には反
応生成物の堆積が起りにくくなり、酸化シリコン膜のエ
ッチングが選択的に進行することになる〔図１
（ｃ）〕。

【００２７】次に、９００℃程度の乾燥酸素雰囲気で熱
酸化を行ない、フィールド酸化膜１０４および酸化シリ
コン膜スペーサに自己整合的なＮ型拡散層１２９の表面
およびＰ型拡散層１３０の表面にそれぞれ膜厚３０ｎｍ
程度の酸化シリコン膜１３６を形成する〔図１
（ｄ）〕。この熱酸化により酸化シリコン膜スペーサ１
０８の幅（厚さ）も多少増えるが、その値は１ｎｍ台で
ある。

【００２８】次に、Ｎウェル１０２を覆うフォトレジス
ト膜（図示せず）をマスクにして３×１０¹⁵ｃｍ^-2程度
の砒素のイオン注入を７０ＫｅＶ程度で行ない、このフ
ォトレジスト膜を除去した後、９００℃程度の窒素雰囲
気で１０分間程度の熱処理を行なう。これにより、Ｐウ
ェル１０３側では、フィールド酸化膜１０５と酸化シリ
コン膜スペーサ１０８とに自己整合的な高濃度のＮ型拡
散層１３９がＰウェル１０３の表面に形成され、Ｎ型拡
散層１２９とＮ型拡散層１３９とからなるＮ型ソース・
ドレイン領域１０９の形成が終了する。Ｎ型拡散層１３
９の接合の深さは０．１μｍ程度である。また、Ｐウェ
ル１０３の表面上の多結晶シリコン膜パターン１２７ａ
も高濃度のＮ型になり、これからなる（ゲート長０．３
５μｍ程度の）ゲート電極１０７ａの形成が終了する。
なお、砒素のドーズ量を従来の方法より低くしてあるの
は、チタン・シリサイド膜の形成を円滑に行なうためで
ある。Ｎ型拡散層１３９，ゲート電極１０７ａでの砒素
の濃度があまり高いときには、チタン・シリサイド膜の
形成のためのシリサイド化反応が抑制される。

【００２９】続いて、Ｐウェル１０３を覆う別のフォト
レジスト膜（図示せず）をマスクにして５×１０¹⁵ｃｍ
^-2程度の２弗化ボロン（ＢＦ₂）のイオン注入を７０Ｋ
ｅＶ程度で行ない、このフォトレジスト膜を除去した
後、８５０℃，１０分間程度の熱処理とを行なう。これ
により、Ｎウェル１０２側では、フィールド酸化膜１０
５と酸化シリコン膜スペーサ１０８とに自己整合的な高
濃度のＰ型拡散層１３９がＮウェル１０２の表面に形成
され、Ｐ型拡散層１３０とＰ型拡散層１４０とからなる
Ｐ型ソース・ドレイン領域１１０の形成が終了する。Ｐ
型拡散層１４０の接合の深さは０．１５μｍ程度であ
る。また、Ｎウェル１０２の表面上の多結晶シリコン膜
パターン１２７ａも高濃度のＰ型になり、これからなる
（ゲート長０．３５μｍ程度の）ゲート電極１０７ｂの
形成が終了する。なお、Ｎ型拡散層１０９，Ｐ型拡散層
１１０等を形成した後、上記酸化シリコン膜１３６を形
成するという方法もあるが、この場合にはＮ型拡散層１
０９の表面に形成される酸化シリコン膜の膜厚がＰ型拡
散層１１０の表面に形成される酸化シリコン膜の膜厚の
２倍程度になり、後工程で支障を来たすことになる。

【００３０】次に、ゲート電極１０７ａ，１０７ｂの上
面を覆う窒化シリコン膜パターン１２８ａを、例えば熱
燐酸によるウェット・エッチングにより除去する。１×
１０¹⁵ｃｍ^-2程度のシリコンのイオン注入を７０ＫｅＶ
程度でおこない、ゲート電極１０７ａ，１０７ｂの上面
近傍の多結晶シリコンを非晶質化する。これの目的は、
シリサイド化反応の促進，均一化にある。シリコンのイ
オン注入の代りに、３×１０¹⁴ｃｍ^-2程度の砒素のイオ
ン注入を７０ＫｅＶ程度で行なってもよい。なお、窒化
シリコン膜パターン１２８ａを除去せずに上記イオン注
入を行なうと、上記の非晶質化は起りにくくなる。ゲー
ト電極１０７ａ，１０７ｂの上面の自然酸化膜を除去し
た後、スパッタリングにより、全面に膜厚３０ｎｍ程度
のチタン膜１４１ａを形成する〔図２（ａ）〕。

【００３１】次に、７００℃程度で３０秒間程度のＲＴ
Ｎを行ない、ゲート電極１０７ａ，１０７ｂの上面に自
己整合的にＣ４９構造のチタン・シリサイド膜１１１
ａ，１１１ｂを形成する。チタン・シリサイド膜１１１
ａ，１１１ａの膜厚は、それぞれ３０ｎｍ前後であり、
これらの表面にはそれぞれ膜厚１５ｎｍ前後の窒化チタ
ン膜（図示せず）が形成されている。また、フィールド
酸化膜１０５，酸化シリコン膜１３６および酸化シリコ
ン膜スペーサ１０８の表面は主として窒化シリコン膜に
より覆われ、これらの表面に直接に接触する部分では未
反応なチタン膜１４１ａが残置することもある。アンモ
ニア（ＮＨ₄ＯＨ）水と過酸化水素（Ｈ₂Ｏ₂）水との
混合液により上記窒化チタン膜および未反応のチタン膜
１４１ａを除去する。本実施例では、ゲート電極１０７
ａ，１０７ｂの上面を覆う絶縁膜（窒化シリコン膜パタ
ーン１２８ａ）とＮ型ソース・ドレイン領域１０９，Ｐ
型ソース・ドレイン領域１１０の表面を覆う絶縁膜（酸
化シリコン膜１３６）とが異なるようにしてあるため、
上記のようにゲート電極１０７ａ，１０７ｂの上面にの
みチタン・シリサイド膜１１１ａ，１１１ａを形成する
ことが可能になる。

【００３２】続いて、例えばＣＨＦ₃およびＣＯからな
る混合ガス，あるいはＣ₄Ｆ₈およびＣＯからなる混合
ガスをエッチングガスに用いたＲＩＥにより、Ｎ型ソー
ス・ドレイン領域１０９，Ｐ型ソース・ドレイン領域１
１０表面の酸化シリコン膜１３６を除去する。このＲＩ
Ｅの際に、フィールド酸化膜１０４もエッチングされて
膜厚が多少薄くなるが、チタン・シリサイド膜１１１
ａ，１１１ｂはエッチングされない〔図２（ｂ）〕。

【００３３】次に、Ｎ型ソース・ドレイン領域１０９，
Ｐ型ソース・ドレイン領域１１０の表面近傍の単結晶シ
リコンを非晶質化するために上記と同様のシリコンのイ
オン注入を行ない、これらの表面の自然酸化膜を除去す
る。なお、この場合の自然酸化膜の除去をウェット・エ
ッチングで行なうことは好ましくない。その後、スパッ
タリングにより、全面に膜厚３０ｎｍ程度のチタン膜１
４１ｂを形成する〔図２（ｃ）〕。

【００３４】次に、７００℃程度で３０秒間程度のＲＴ
Ｎを再度行なう。これにより、フィールド酸化膜１０５
と酸化シリコン膜スペーサ１０８とに自己整合的なＮ型
ソース・ドレイン領域１０９の表面，Ｐ型ソース・ドレ
イン領域１１０の表面には、それぞれＣ４９構造のチタ
ン・シリサイド膜１１１ａｂ，１１１ｂｂが形成され
る。チタン・シリサイド膜１１１ａｂ，１１１ｂｂの膜
厚は、それぞれ３０ｎｍ前後である。一方、ゲート電極
１０７ａ，１０７ｂの上面では、チタン・シリサイド膜
１１１ａ，１１１ｂの表面にさらにチタン・シリサイド
膜が成長し、その結果、これらの上面に自己整合的にＣ
４９構造のチタン・シリサイド膜１１１ａａ，１１１ｂ
ａが形成されることになる。チタン・シリサイド膜１１
１ａａ，１１１ｂａの膜厚は、それぞれ６０ｎｍ前後で
ある。これらチタン・シリサイド膜１１１ａａ，１１１
ａｂ，１１１ｂａ，１１１ｂｂの表面にはそれぞれ膜厚
２５ｎｍ前後の窒化チタン膜（図示せず）が形成されて
いる。また、フィールド酸化膜１０５および酸化シリコ
ン膜スペーサ１０８の表面は主として窒化シリコン膜に
より覆われ、これらの表面に直接に接触する部分では未
反応なチタン膜１４１ｂが残置することもある。アンモ
ニア水と過酸化水素水との混合液により上記窒化チタン
膜および未反応のチタン膜１４１ｂを除去する〔図２
（ｄ）〕。

【００３５】本実施例においては、Ｎ型ソース・ドレイ
ン領域１０９の表面，Ｐ型ソース・ドレイン領域１１０
の表面を覆うチタン膜１４１ｂの膜厚が３０ｎｍ前後で
ある。このため、シリサイド化反応によりＣ４９構造の
チタン・シリサイド膜１１１ａｂ，１１１ｂｂを形成す
る際に、Ｎ型ソース・ドレイン領域１０９とチタン・シ
リサイド膜１１１ａｂとの界面近傍，Ｐ型ソース・ドレ
イン領域１１０とチタン・シリサイド膜１１１ｂｂとの
界面近傍における空乏化現象は、それぞれ抑制される。
一方、ゲート電極１０７ａ，１０７ｂにおいては、これ
らの上面にチタン・シリサイド膜１１１ａ，１１１ｂが
形成される時点での空乏化現象は抑制されるが、これら
の上面にチタン・シリサイド膜１１１ａａ，１１１ｂａ
が形成される時点での空乏化現象は回避できない（この
件については後述する）。

【００３６】次に、８５０℃程度で１０秒間程度のＲＴ
Ｎを行ない、チタン・シリサイド膜１１１ａａ，１１１
ａｂ，１１１ｂａ，１１１ｂｂをそれぞれＣ５４構造の
チタン・シリサイド膜１１２ａａ，１１２ａｂ，１１２
ｂａ，１１２ｂｂに相転移させる。チタン・シリサイド
膜１１２ａａ，１１２ｂａの膜厚は６０ｎｍ前後であ
り、チタン・シリサイド膜１１２ａｂ，１１２ｂｂの膜
厚は３０ｎｍ前後である。これにより、本実施例による
チタン・サリサイド構造のＣＭＯＳトランジスタの形成
が終了する〔図２（ｄ）〕。

【００３７】本実施例においては、ゲート電極１０７
ａ，１０７ｂの上面を覆うチタン・シリサイド膜１１１
ａａ，１１１ｂａの膜厚が充分厚いことから、Ｃ５４構
造に相転移させる際に、チタン・シリサイド膜１１２ａ
ａ，１１２ｂａは凝集せずに形成される。また、Ｎ型ソ
ース・ドレイン領域１０９，Ｐ型ソース・ドレイン領域
１１０の表面を覆うチタン・シリサイド膜１１１ａｂ，
１１１ｂｂの膜厚は３０ｎｍ前後ではあるものの、Ｎ型
ソース・ドレイン領域１０９，Ｐ型ソース・ドレイン領
域１１０の幅がそれぞれ広いため、凝集せずにこれらＮ
型ソース・ドレイン領域１０９，Ｐ型ソース・ドレイン
領域１１０の表面に、チタン・シリサイド膜１１２ａ
ｂ，１１２ｂｂを形成することが可能になる。なお、ゲ
ート電極１０７ａ，１０７ｂにおけるチタン・シリサイ
ド膜１１１ａａ，１１１ｂａが形成される時点での空乏
化は、Ｃ５４構造に相転移させる際に、多少緩和され
る。これは、８５０℃という温度での不純物の多結晶シ
リコン中での拡散係数が、単結晶シリコン中での拡散係
数に比べて大きいためである。

【００３８】図示は省略するが、その後、層間絶縁膜の
形成，コンタクト孔の形成，金属配線の形成等が行なわ
れ上記ＣＭＯＳトランジスタを含んでなる半導体装置が
形成される。

【００３９】上記第１の実施例により形成されたチタン
・サリサイド構造を有した半導体装置では、ゲート電極
の上面を覆うチタン・シリサイド膜の膜厚は、凝集の起
りにくい厚い膜厚になっている。また、ソース・ドレイ
ン領域の表面を覆うチタン・シリサイド膜の膜厚は、こ
の部分での凝集の起りにくい膜厚であり、さらにゲート
電極の上面を覆うチタン・シリサイド膜の膜厚より薄
く、ソース・ドレイン領域の表面近傍での空乏化が回避
できる薄さになっている。このため、本実施例による半
導体装置では、ゲート電極のシート抵抗の増大が抑制さ
れ、ＭＯＳトランジスタの電流駆動能力の低下の回避も
容易になる。

【００４０】従来の製造方法では、チタン膜の形成が１
回であることから、０．３５μｍ設計ルール程度の微細
化された半導体装置の製造する際に、チタン膜の膜厚に
対する製造マージンが厳しく（例えば３０ｎｍより厚
く，３５ｎｍより薄い範囲）なる。このため、微細化が
さらに進むと、製造マージンはさらに厳しくなる。これ
に対して上記第１の実施例では、２回のチタン膜の形成
により目的を達成していることから、０．３５μｍ設計
ルールよりさらに微細な設計ルールにも充分な製造マー
ジンを有して対応することができる。

【００４１】半導体装置の製造工程の断面模式図である
図３，図４を参照すると、本発明の第２の実施例も、
０．３５μｍ設計ルールによるチタン・サリサイド構造
のＣＭＯＳトランジスタを含んだ半導体装置であり、以
下のとおりに形成される。

【００４２】まず、Ｐ型シリコン基板２０１の表面にＮ
ウェル２０２，Ｐウェル２０３を形成する。Ｎウェル２
０２の接合の深さ，Ｐウェル２０３の深さも、それぞれ
１．０μｍ程度である。Ｐ型シリコン基板２０１の表面
の素子分離領域に、選択酸化により、膜厚４００ｎｍ程
度のフィールド酸化膜２０４を形成する。Ｐウェル２０
３の表面の素子分離領域では、フィールド酸化膜２０４
直下に、チャネル・ストッパー用のＰ型拡散層２０５を
形成する。Ｐ型シリコン基板２０１の表面の素子分離領
域に、熱酸化により、膜厚１０ｎｍ程度のゲート酸化膜
２０６を形成する。気相成長法により、全面に膜厚３０
０ｎｍ程度のノンドープの多結晶シリコン膜２２７を形
成する〔図３（ａ）〕。多結晶シリコン膜２２７の膜厚
は、フィールド酸化膜２０４の膜厚の１／２より厚くな
っていることが好ましい。

【００４３】次に、多結晶シリコン膜２２７をパターニ
ングして、Ｎウェル２０２並びにＰウェル２０３の表面
上のゲート電極形成予定領域にそれぞれ多結晶シリコン
膜パターン２２７ａを形成する。多結晶シリコン膜パタ
ーン２２７ａの幅は、０．３５μｍ程度である。Ｎウェ
ル２０２を覆うフォトレジスト膜（図示せず）をマスク
にしたボロンのイオン注入等により、Ｐウェル２０３の
表面に低濃度のＮ型拡散層２２９を形成する。さらに、
Ｐウェル１０３を覆う別のフォトレジスト膜をマスクに
した燐のイオン注入等により、Ｎウェル２０２の表面に
低濃度のＰ型拡散層２３０を形成する。

【００４４】次に、気相成長法により全面に膜厚１００
ｎｍ程度の窒化シリコン膜（図に明示せず）を形成し、
この窒化シリコン膜をエッチバックして多結晶シリコン
膜パターン２２７ａの側面に窒化シリコン膜スペーサ２
１８を形成する。このエッチバックには、ジ・フルオロ
・メタン（ＣＨ₂Ｆ₂）もしくはフルオロ・メタン（Ｃ
Ｈ₃Ｆ）をエッチング・ガスに用いたＲＩＥが好まし
い。このＲＩＥでは、窒化シリコン膜がほぼ選択的に異
方性エッチングされ、ゲート酸化膜２０６の除去やフィ
ールド酸化膜２０４の膜厚が薄くなることが避けられ
る。窒化シリコン膜スペーサ２１８とフィールド酸化膜
２０４との間隔は、０．５μｍ程度である〔図３
（ｂ）〕。

【００４５】次に、９００℃程度の乾燥酸素雰囲気で熱
酸化を行ない、フィールド酸化膜２０４および窒化シリ
コン膜スペーサ２１８に自己整合的なＮ型拡散層２２９
の表面およびＰ型拡散層２３０の表面にそれぞれ酸化シ
リコン膜２３６ａを形成し、多結晶シリコン膜パターン
２２７ａの上面に酸化シリコン膜２３６ｂを形成する。
酸化シリコン膜２３６ａの膜厚は３０ｎｍ程度である
〔図３（ｃ）〕。

【００４６】次に、Ｎウェル２０２を覆うフォトレジス
ト膜（図示せず）をマスクにして３×１０¹⁵ｃｍ^-2程度
の砒素のイオン注入を７０ＫｅＶ程度で行ない、このフ
ォトレジスト膜を除去した後、９００℃程度の窒素雰囲
気で１０分間程度の熱処理を行なう。これにより、Ｐウ
ェル２０３側では、フィールド酸化膜２０５と窒化シリ
コン膜スペーサ２１８とに自己整合的な高濃度のＮ型拡
散層２３９がＰウェル２０３の表面に形成され、Ｎ型拡
散層２２９とＮ型拡散層２３９とからなるＮ型ソース・
ドレイン領域２０９の形成が終了する。Ｎ型拡散層２３
９の接合の深さは０．１μｍ程度である。また、Ｐウェ
ル２０３の表面上の多結晶シリコン膜パターン２２７ａ
も高濃度のＮ型になり、これからなる（ゲート長０．３
５μｍ程度の）ゲート電極２０７ａの形成が終了する。

【００４７】続いて、Ｐウェル２０３を覆う別のフォト
レジスト膜（図示せず）をマスクにして５×１０¹⁵ｃｍ
^-2程度の２弗化ボロン（ＢＦ₂）のイオン注入を７０Ｋ
ｅＶ程度で行ない、このフォトレジスト膜を除去した
後、８５０℃，１０分間程度の熱処理とを行なう。これ
により、Ｎウェル２０２側では、フィールド酸化膜２０
５と窒化シリコン膜スペーサ２１８とに自己整合的な高
濃度のＰ型拡散層２３９がＮウェル２０２の表面に形成
され、Ｐ型拡散層２３０とＰ型拡散層２４０とからなる
Ｐ型ソース・ドレイン領域２１０の形成が終了する。Ｐ
型拡散層２４０の接合の深さは０．１５μｍ程度であ
る。また、Ｎウェル２０２の表面上の多結晶シリコン膜
パターン２２７ａも高濃度のＰ型になり、これからなる
（ゲート長０．３５μｍ程度の）ゲート電極２０７ｂの
形成が終了する〔図３（ｄ）〕。

【００４８】次に、全面にフォトレジスト膜（図に明示
せず）を塗布，形成する。例えば酸素によるプラズマ・
エッチングにより、酸化シリコン膜２３６ｂの上面が露
出するまでこのフォトレジスト膜をエッチバックし、フ
ォトレジスト膜２５１を残置する。本実施例では、多結
晶シリコン膜２２７の膜厚（３００ｎｍ）がフィールド
酸化膜２０４の膜厚の１／２（２００ｎｍ）より厚いた
め、このエッチバックにより酸化シリコン膜２３６ｂの
上面を露出させることができる。このフォトレジスト膜
２５１をマスクにして、例えばバッファード弗酸により
酸化シリコン膜２３６ｂを選択的に除去する〔図３
（ｅ）〕。

【００４９】上記フォトレジスト膜２５１を除去した
後、１×１０¹⁵ｃｍ^-2程度のシリコンのイオン注入を７
０ＫｅＶ程度でおこない、ゲート電極２０７ａ，２０７
ｂの上面近傍の多結晶シリコンを非晶質化する。ゲート
電極２０７ａ，２０７ｂの上面の自然酸化膜を除去した
後、スパッタリングにより、全面に膜厚３０ｎｍ程度の
第１のチタン膜（図示せず）を形成する。次に、７００
℃程度で３０秒間程度のＲＴＮを行ない、ゲート電極２
０７ａ，２０７ｂの上面に自己整合的にＣ４９構造のチ
タン・シリサイド膜２１１ａ，２１１ｂを形成する。チ
タン・シリサイド膜２１１ａ，２１１ａの膜厚は、それ
ぞれ３０ｎｍ前後である。アンモニア水と過酸化水素水
との混合液により上記窒化チタン膜および未反応の第１
のチタン膜を除去する〔図４（ａ）〕。本実施例におい
ては、ゲート電極２０７ａ，２０７ｂの上面を覆う酸化
シリコン膜２０７ｂを選択的に除去してから上記第１の
チタン膜を形成するため、上記のようにゲート電極２０
７ａ，２０７ｂの上面にのみチタン・シリサイド膜２１
１ａ，２１１ａを形成することが可能になる。

【００５０】続いて、例えばＣＨＦ₃およびＣＯからな
る混合ガス，あるいはＣ₄Ｆ₈およびＣＯからなる混合
ガスをエッチングガスに用いたＲＩＥにより、Ｎ型ソー
ス・ドレイン領域２０９，Ｐ型ソース・ドレイン領域２
１０表面の酸化シリコン膜２３６ａを除去する〔図４
（ｂ）〕。

【００５１】次に、Ｎ型ソース・ドレイン領域２０９，
Ｐ型ソース・ドレイン領域２１０の表面近傍の単結晶シ
リコンを非晶質化するために上記と同様のシリコンのイ
オン注入を行ない、これらの表面の自然酸化膜を除去す
る。その後、スパッタリングにより、全面に膜厚３０ｎ
ｍ程度の第２のチタン膜（図示せず）を形成する。次
に、７００℃程度で３０秒間程度のＲＴＮを再度行な
う。これにより、フィールド酸化膜２０５と窒化シリコ
ン膜スペーサ２１８とに自己整合的なＮ型ソース・ドレ
イン領域２０９の表面，Ｐ型ソース・ドレイン領域２１
０の表面には、それぞれＣ４９構造のチタン・シリサイ
ド膜２１１ｂａ，２１１ｂｂが形成される。チタン・シ
リサイド膜２１１ａｂ，２１１ｂｂの膜厚も、それぞれ
３０ｎｍ前後である。一方、ゲート電極２０７ａ，２０
７ｂの上面では、チタン・シリサイド膜２１１ａ，２１
１ｂの表面にさらにチタン・シリサイド膜が成長し、そ
の結果、これらの上面に自己整合的にＣ４９構造のチタ
ン・シリサイド膜２１１ａａ，２１１ｂａが形成される
ことになる。チタン・シリサイド膜２１１ａａ，２１１
ｂａの膜厚も、それぞれ６０ｎｍ前後である。アンモニ
ア水と過酸化水素水との混合液により上記窒化チタン膜
および未反応の第２のチタン膜を除去する〔図４
（ｃ）〕。

【００５２】次に、８５０℃程度で１０秒間程度のＲＴ
Ｎを行ない、チタン・シリサイド膜２１１ａａ，２１１
ａｂ，２１１ｂａ，２１１ｂｂをそれぞれＣ５４構造の
チタン・シリサイド膜２１２ａａ，２１２ａｂ，２１２
ｂａ，２１２ｂｂに相転移させる。チタン・シリサイド
膜２１２ａａ，１１２ｂａの膜厚も６０ｎｍ前後であ
り、チタン・シリサイド膜２１２ａｂ，２１２ｂｂの膜
厚も３０ｎｍ前後である。これにより、本実施例による
チタン・サリサイド構造のＣＭＯＳトランジスタの形成
が終了する〔図４（ｄ）〕。

【００５３】本実施例においても、ゲート電極２０７
ａ，２０７ｂの上面を覆うチタン・シリサイド膜２１１
ａａ，２１１ｂａの膜厚が充分厚いことから、Ｃ５４構
造に相転移させる際に、チタン・シリサイド膜２１２ａ
ａ，２１２ｂａは凝集せずに形成される。また、Ｎ型ソ
ース・ドレイン領域２０９，Ｐ型ソース・ドレイン領域
２１０の表面を覆うチタン・シリサイド膜２１１ａｂ，
２１１ｂｂの膜厚は３０ｎｍ前後ではあるものの、Ｎ型
ソース・ドレイン領域２０９，Ｐ型ソース・ドレイン領
域２１０の幅がそれぞれ広いため、凝集せずにこれらＮ
型ソース・ドレイン領域２０９，Ｐ型ソース・ドレイン
領域２１０の表面に、チタン・シリサイド膜２１２ａ
ｂ，２１２ｂｂを形成することが可能になる。なお、ゲ
ート電極２０７ａ，２０７ｂにおけるチタン・シリサイ
ド膜２１１ａａ，２１１ｂａが形成される時点での空乏
化は、Ｃ５４構造に相転移させる際に、多少緩和され
る。これは、８５０℃という温度での不純物の多結晶シ
リコン中での拡散係数が、単結晶シリコン中での拡散係
数に比べて大きいためである。

【００５４】図示は省略するが、その後、層間絶縁膜の
形成，コンタクト孔の形成，金属配線の形成等が行なわ
れ上記ＣＭＯＳトランジスタを含んでなる半導体装置が
形成される。

【００５５】上記第２の実施例は、上記第１の実施例の
有する効果を有している。さらに本実施例は、上記第１
の実施例より製造工程が多少簡単になるという効果を有
している。

【００５６】

【発明の効果】以上説明したように本発明による半導体
装置は、多結晶シリコン膜からなるゲート電極上面を自
己整合的に覆うＣ５４構造のチタン・シリサイド膜の膜
厚がソース・ドレイン領域表面を自己整合的に覆うＣ５
４構造のチタン・シリサイド膜の膜厚より厚いチタン・
サリサイド構造のＭＯＳトランジスタを有している。

【００５７】本発明の半導体装置の製造方法による上記
構造のＭＯＳトランジスタは、次のように形成される。
まず、第１のチタン膜によりゲート電極の上面選択的に
Ｃ４９構造のチタン・シリサイド膜を形成する。続い
て、第２のチタン膜によりソース・ドレイン領域表面を
自己整合的に覆うＣ４９構造のチタン・シリサイド膜を
形成し，同時にゲート電極上面に選択的にＣ４９構造の
チタン・シリサイド膜の膜厚を増加さる。その後、これ
らＣ４９構造のチタン・シリサイド膜は、相転移によ
り、それぞれＣ５４構造のチタン・シリサイド膜にな
る。

【００５８】その結果、チタン・サリサイド構造のＭＯ
Ｓトランジスタにおいて、ゲート電極のシート抵抗の増
大の抑制が容易になり、さらに、電流駆動能力の低下の
抑制も容易になる。また、このような特性を有したチタ
ン・サリサイド構造のＭＯＳトランジスタを、製造マー
ジンを持って形成することが容易になる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の製造工程の断面模式図
である。

【図２】上記第１の実施例の製造工程の断面模式図であ
る。

【図３】本発明の第２の実施例の製造工程の断面模式図
である。

【図４】上記第２の実施例の製造工程の断面模式図であ
る。

【図５】従来の半導体装置の製造工程の断面模式図であ
る。

【図６】上記従来の半導体装置の製造工程の断面模式図
である。

【符号の説明】

１０１，２０１，３０１Ｐ型シリコン基板１０２，２０２，３０２Ｎウェル１０３，２０３，３０３Ｐウェル１０４，２０４，３０４フィールド酸化膜１０６，２０６，３０６ゲート酸化膜１０７ａ，１０７ｂ，２０７ａ，２０７ｂ，３０７ａ，
３０７ｂゲート電極１０８，３０８酸化シリコン膜スペーサ１０９，２０９，３０９Ｎ型ソース・ドレイン領域１１０，２１０，３１０Ｐ型ソース・ドレイン領域１１１ａ，１１１ａａ，１１１ａｂ，１１１ｂ，１１１
ｂａ，１１１ｂｂ，１１２ａａ，１１２ａｂ，１１２ｂ
ａ，１１２ｂｂ，２１１ａ，２１１ａａ，２１１ａｂ，
２１１ｂ，２１１ｂａ，２１１ｂｂ，２１２ａａ，２１
２ａｂ，２１２ｂａ，２１２ｂｂ，３１１ａａ，３１１
ａｂ，３１１ｂａ，３１２ａａ，３１２ａｂ，３１２ｂ
ａチタン・シリサイド膜１３６，２３６ａ，２３６ｂ酸化シリコン膜１４１ａ，１４１ｂ，３４１チタン膜２１８窒化シリコン膜スペーサ２５１フォトレジスト膜

Claims

(57)【特許請求の範囲】

【請求項１】表面の少なくとも一部に一導電型領域が設
けらてたシリコン基板の該表面の素子分離領域にフィー
ルド絶縁膜を形成し、該表面の素子形成領域にゲート酸
化膜を形成する工程と、少なくとも、前記ゲート酸化膜
の表面を直接に覆う所望の膜厚の多結晶シリコン膜を、
全面に形成する工程と、少なくとも前記多結晶シリコン
膜をパターニングして、ゲート電極形成予定領域に少な
くとも多結晶シリコン膜パターンを残置する工程と、全
面に所定膜厚の絶縁膜を形成し、該絶縁膜をエッチバッ
クして、少なくとも多結晶シリコン膜パターンの側面に
絶縁膜スペーサを形成する工程と、熱酸化により、少な
くとも前記フィールド絶縁膜および前記絶縁膜スペーサ
に自己整合的な前記一導電型領域の表面に、酸化シリコ
ン膜を形成する工程と、逆導電型不純物のイオン注入に
より、前記多結晶シリコン膜パターンをゲート電極に変
換し，前記一導電型領域の表面に逆導電型ソース・ドレ
イン領域を形成する工程と、前記ゲート電極の上面を露
出させる工程と、全面に第１のチタン膜を形成する工程
と、窒素雰囲気での第１の熱処理を行なって前記ゲート
電極の上面を自己整合的に覆うＣ４９構造の第１のチタ
ン・シリサイド膜を形成し、第１の窒化チタン膜および
未反応の前記第１のチタン膜を選択的に除去する工程
と、酸化シリコン膜に対する異方性エッチングにより少
なくとも前記酸化シリコン膜を除去し、前記フィールド
絶縁膜および前記絶縁膜スペーサに自己整合的な前記逆
導電型ソース・ドレイン領域の表面を露出させる工程
と、全面に第２のチタン膜を形成する工程と、窒素雰囲
気での第２の熱処理を行なってＣ４９構造の前記第１の
チタン・シリサイド膜の膜厚を厚くし，前記フィールド
絶縁膜および前記絶縁膜スペーサに自己整合的な前記逆
導電型ソース・ドレイン領域の表面にＣ４９構造の第２
のチタン・シリサイド膜を形成し、第２の窒化チタン膜
および未反応の前記第２のチタン膜を選択的に除去する
工程と、窒素雰囲気での第３の熱処理を行ない、Ｃ４９
構造の前記第１，第２のチタン・シリサイド膜をＣ５４
構造の第１，第２のチタン・シリサイド膜に相転移させ
る工程とを有することを特徴とする半導体装置の製造方
法。
【請求項２】表面の少なくとも一部に一導電型領域が設
けらてたシリコン基板の該表面の素子分離領域にフィー
ルド絶縁膜を形成し、該表面の素子形成領域にゲート酸
化膜を形成する工程と、所望の膜厚のノンドープの多結
晶シリコン膜と、窒化シリコン膜とを全面に順次形成す
る工程と、前記窒化シリコン膜および多結晶シリコン膜
を順次パターニングして、ゲート電極形成予定領域に窒
化シリコン膜パターンおよび多結晶シリコン膜パターン
を残置する工程と、全面に所定膜厚の第１の酸化シリコ
ン膜を形成し、該第１の酸化シリコン膜をエッチバック
して、前記窒化シリコン膜パターンおよび多結晶シリコ
ン膜パターンの側面に酸化シリコン膜スペーサを形成
し，前記フィールド絶縁膜および該酸化シリコン膜スペ
ーサに自己整合的な前記一導電型領域の露出面を形成す
る工程と、熱酸化により、前記露出面に第２の酸化シリ
コン膜を形成する工程と、逆導電型不純物のイオン注入
により、前記多結晶シリコン膜パターンを逆導電型の多
結晶シリコン膜パターンに変換してゲート電極を形成
し，前記一導電型領域の表面に逆導電型ソース・ドレイ
ン領域を形成する工程と、前記窒化シリコン膜パターン
を選択的に除去する工程と、全面に第１のチタン膜を形
成する工程と、窒素雰囲気での第１の熱処理を行なって
前記ゲート電極の上面を自己整合的に覆うＣ４９構造の
第１のチタン・シリサイド膜を形成し、第１の窒化チタ
ン膜および未反応の前記第１のチタン膜を選択的に除去
する工程と、異方性エッチングにより、前記第２の酸化
シリコン膜を除去する工程と、全面に第２のチタン膜を
形成する工程と、窒素雰囲気での第２の熱処理を行なっ
てＣ４９構造の前記第１のチタン・シリサイド膜の膜厚
を厚くし，前記フィールド絶縁膜および前記酸化シリコ
ン膜スペーサに自己整合的な前記逆導電型ソース・ドレ
イン領域の表面にＣ４９構造の第２のチタン・シリサイ
ド膜を形成し、第２の窒化チタン膜および未反応の前記
第２のチタン膜を選択的に除去する工程と、窒素雰囲気
での第３の熱処理を行ない、Ｃ４９構造の前記第１，第
２のチタン・シリサイド膜をＣ５４構造の第１，第２の
チタン・シリサイド膜に相転移させる工程とを有するこ
とを特徴とする半導体装置の製造方法。
【請求項３】前記酸化シリコン膜スペーサを形成するた
めに行なわれる前記第１の酸化シリコン膜のエッチバッ
クが、トリ・フルオロ・メタン（ＣＨＦ ₃ ）および一酸
化炭素（ＣＯ）からなる混合ガス，あるいはオクタ・フ
ルオロ・ブタン（Ｃ ₄ Ｆ ₈ ）および一酸化炭素からなる混
合ガスをエッチングガスに用いた異方性エッチングであ
ることを特徴とする請求項２記載の半導体装置の製造方
法。
【請求項４】前記第２の酸化シリコン膜を除去するため
の異方性エッチングが、トリ・フルオロ・メタンおよび
一酸化炭素からなる混合ガス，あるいはオクタ・フルオ
ロ・ブタンおよび一酸化炭素からなる混合ガスをエッチ
ングガスに用いた異方性エッチングであることを特徴と
する請求項２記載の半導体装置の製造方法。
【請求項５】表面に一導電型領域が設けらてたシリコン
基板の表面の素子分離領域にフィールド絶縁膜を形成
し、素子形成領域にゲート酸化膜を形成する工程と、全
面に所望の膜厚のノンドープの多結晶シリコン膜を形成
する工程と、多結晶シリコン膜をパターニングして、ゲ
ート電極形成予定領域に多結晶シリコン膜パターンを残
置する工程と、全面に所定膜厚の窒化シリコン膜を形成
し、該窒化シリコン膜をエッチバックして、前記多結晶
シリコン膜パターンの側面に窒化シリコン膜スペーサを
形成する工程と、熱酸化により、前記多結晶シリコン膜
パターンの上面および前記フィールド絶縁膜並びに前記
窒化シリコン膜スペーサに自己整合的な前記一導電型領
域の表面にそれぞれ第１および第２の酸化シリコン膜を
形成する工程と、逆導電型不純物のイオン注入により、
前記多結晶シリコン膜パターンを逆導電型の多結晶シリ
コン膜パターンに変換してゲート電極を形成し，前記一
導電型領域の表面に逆導電型ソース・ドレイン領域を形
成する工程と、全面にフォトレジスト膜を塗布，形成
し、前記第１の酸化シリコン膜の上面が露出するまで該
フォトレジスト膜をエッチバックし、該第１の酸化シリ
コン膜を除去する工程と、全面に第１のチタン膜を形成
する工程と、窒素雰囲気での第１の熱処理を行なって前
記ゲート電極の上面を自己整合的に覆うＣ４９構造の第
１のチタン・シリサイド膜を形成し、第１の窒化チタン
膜および未反応の前記第１のチタン膜を選択的に除去す
る工程と、異方性エッチングにより、少なくとも前記第
２の酸化シリコン膜を除去し，前記フィールド絶縁膜並
びに前記窒化シリコン膜スペーサに自己整合的な前記逆
導電型ソース・ドレイン領域の表面を露出させる工程
と、全面に第２のチタン膜を形成する工程と、窒素雰囲
気での第２の熱処理を行なってＣ４９構造の前記第１の
チタン・シリサイド膜の膜厚を厚くし，前記フィールド
絶縁膜および前記窒化シリコン膜スペーサに自己整合的
な前記逆導電型ソース・ドレイン領域の表面にＣ４９構
造の第２のチタン・シリサイド膜を形成し、第２の窒化
チタン膜および未反応の前記第２のチタン膜を選択的に
除去する工程と、窒素雰囲気での第３の熱処理を行な
い、Ｃ４９構造の前記第１，第２のチタン・シリサイド
膜をＣ５４構造の第１，第２のチタン・シリサイド膜に
相転移させる工程とを有することを特徴とする半導体装
置の製造方法。
【請求項６】前記窒化シリコン膜スペーサを形成するた
めに行なわれる前記窒化シリコン膜のエッチバックが、
ジ・フルオロ・メタン（ＣＨ ₂ Ｆ ₂ ）あるいはフルオロ・
メタン（ＣＨ ₃ Ｆ）をエッチングガスに用いた異方性エ
ッチングであることを特徴とする請求項５記載の半導体
装置の製造方法。
【請求項７】前記逆導電型ソース・ドレイン領域の表面
を覆う前記酸化シリコン膜を除去するための異方性エッ
チングが、トリ・フルオロ・メタンおよび一酸化炭素か
らなる混合ガス，あるいはオクタ・フルオロ・ブタンお
よび一酸化炭素からなる混合ガスをエッチングガスに用
いた異方性エッチングであることを特徴とする請求項５
記載の半導体装置の製造方法。