JP2937137B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に異なる導電型領域を有する半導体基板上
へ、膜厚の等しい金属層を形成する半導体装置の製造方
法に関する。
【０００２】
【従来の技術】集積回路装置中の半導体素子の微細化に
伴い、寄生抵抗の低減が必須課題となっている。例え
ば、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒ
ａｎｓｉｓｔｏｒ）型半導体装置のソース・ドレイン領
域やゲート領域の抵抗低減のために、化学的気相成長法
（ＣＶＤ法）によりシリコン基板表面に選択的に、つま
り自己整合的にタングステン等の金属膜を堆積し電極を
形成することがひとつの有効な方法であり、素子の微細
化に適する方法である。
【０００３】シリコン表面に選択的に金属膜を堆積させ
る方法を図２の断面図を用いて説明する。まず、ｐ型シ
リコン基板１の主面に素子分離領域としてシリコン酸化
膜２を形成する。次に、素子領域として、ｐ型ウェル３
とｎ型ウェル４を形成する。さらに、ｐ型ウェル３上に
ゲート酸化膜を介して絶縁膜からなるサイドウォールを
備えたｎ型ポリシリコンのゲート電極７Ａを形成する。
次でゲート領域以外のシリコン基板１の露出部に自己整
合的にソース・ドレインとなるｎ+ 型拡散層８を周知の
方法により形成する。一方、ｎ型ウェル４上には同様に
して、ゲート酸化膜を介し絶縁膜からなるサイドウォー
ルを備えたｐ型ポリシリコンのゲート電極７Ｂを形成
し、ゲート領域以外のシリコン露出部には自己整合的に
ソース・ドレインとなるｐ+ 型拡散層９を形成する。そ
の状態の基板表面に、ＣＶＤ法により選択的に、つまり
自己整合的にタングステン膜１１，１１Ａを堆積するも
のである。
【０００４】しかしながら、ＷＦ6 を主原料として用い
る選択タングステン成長法では、ＷＦ6 を還元すること
により金属タングステンを析出する方法であるため、基
板から電子が供給されにくいｐ型導電体層上で核発生
が、ｎ型導電体層上での核発生よりも遅れてしまう。そ
のため、ｐ型導電体層上で十分低い抵抗を持つタングス
テン膜厚を得る為に成長時間を流くすると、ｎ型導電体
層上のタングステン膜の膜厚が大きくなり過ぎ、それと
同時にシリコンへの侵食が進んでタングステン膜がシリ
コン基板に接近し、図２の矢印Ａで示すようにｐ／ｎ+
接合のリーク原因になったりする。あるいは選択性の破
れにより酸化膜などの絶縁層上にも核が発生して、望ま
れないリークパスができたりするという問題点がある。
さらに、図２の矢印Ｂで示す場所等、ソース・ドレイン
領域から延びたタングステン膜１１Ａとゲート領域から
延びたタングステン膜１１Ａがつながってしまうという
危険性もある。
【０００５】異なる導電体層上での成長開始の時間の違
いをなくすための方法として、第１導電型のシリコン層
に、その導電体とは逆の導電型（第２導電型）となる不
純物を気相拡散法、固相拡散法、もしくはイオン打ち込
み法によりドープすることで、第１導電型シリコン層上
に第２導電型のシリコン層を作成し、露出したシリコン
層の部分を全て第２導電型シリコン層としてしまうとい
う方法（特開平７−１９３０２６号公報）が提案されて
いる。この方法によれば、選択成長すべきシリコン層は
全て第２導電型に統一されているので成長開始時間の違
いが出ることはなく、膜厚も均一にできる。
【０００６】
【発明が解決しようとする課題】上述した従来技術のよ
うに、選択タングステンＣＶＤ法を用いてｐ型導電体層
とｎ型導電体層の両方が露出している半導体表面上に同
時にタングステン膜を堆積しようとする場合、ｐ型導電
体層上の方がｎ型導電体層上よりも成長開始時間が遅い
ために、タングステン膜の膜厚が同一にならないため
に、リークが発生しやすくなるなどの問題点があった。
【０００７】一方、第１導電型のシリコン層に、第２導
電型となる不純物をドープする方法では、膜厚差をなく
せる可能性があるが、第１導電型のシリコン層上に余分
な第２導電型のシリコン層が存在するために所望のデバ
イス構成とはならず、加熱によりタングステンとシリコ
ンを反応させることによってタングステンシリサイド層
を形成して、余分な第２の導電型層を消費して消滅させ
る必要があった。その際、タングステン単体よりもタン
グステンシリサイドの方が抵抗が大きいため、寄生抵抗
が大きくなってしまうという問題点があった。つまり、
タングステン膜形成後に、タングステ膜よりも抵抗率の
高いタングステンシリサイド層を加熱して形成しなけれ
ば素子として機能しなくなる。しかも、シリコン基板と
シリサイド層界面の不均一性のために抵抗がばらついて
しまうという問題点もあった。また、この方法では、第
２導電型の表面層をシリサイド化によって消費する必要
がある為、拡散層を浅くすることが必然となる素子の微
細化に対応できないという問題点もある。
【０００８】本発明の目的は、上記技術の有する問題を
解決し、導電型の異なるシリコン基板表面上に、同一膜
厚のタングステン膜を選択ＣＶＤ法によって形成するこ
とができる半導体装置の製造方法を提供することにあ
る。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板表面に第１導電型層からなる第１
領域と第２導電型層からなる第２領域とを形成したの
ち、これら第１及び第２領域上にＣＶＤ法により選択的
に金属膜を形成する半導体装置の製造方法において、前
記第１及び第２領域上にＶ属元素を原子層程度の厚さに
選択的に形成したのち前記金属膜を形成することを特徴
とするものである。
【００１０】
【作用】真空中でＡｓやＰなどのＶ族元素を加熱する
と、容器内は加熱した温度に依存した飽和蒸気圧のＡｓ
4 やＰ4 の分子雰囲気に満たされる。Ｖ族元素はシリコ
ンと結合を作りやすいので、蒸着したのちに加熱するこ
とによって、シリコンが露出した表面のみに原子層程度
以下の厚さのＶ族元素を被着させることができる。この
ことは、例えば、ジャパニーズ・ジャーナル・オブ・ア
プライド・フィジックス（Ｊａｐａｎｅｓｅ Ｊｏｕｒ
ｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ）１９
８７年、第２６巻Ｌ１１４ページに記載されている。一
方、ＳｉＯ2などの酸化膜上ではシリコンと酸素の結合
が強いため、Ｖ族元素はＡｓ4 分子やＰ4 分子となっ
て、容易に脱離してしまう。従って、所望の金属を選択
ＣＶＤ工程で半導体基板上に堆積する前に原子層程度の
厚さ以下のＶ族元素を被着することにより、ｐ型導電層
の最表面とｎ型導電層の最表面の両方のシリコン基板の
上にＶ族元素が結合した状態が実現する。なお、この様
な状態は、Ｖ族元素の水素化物、塩化物、フッ化物、有
機化合物の中のどれかの気体、もしくは液体を気化した
ものを、水素や窒素やアルゴン等の不活性ガスをキャリ
ヤガスとして用いて半導体基板表面と反応させることで
も実現できる。
【００１１】このとき、基板表面に存在する原子には、
結合相手の存在しない電子軌道が延びており、しかも、
Ｖ族元素の原子では、少なくともひとつの未結合電子軌
道で電子が２個満たされた状態となっている。この未結
合電子対は、表面で電子供与体として働き、ＷＦ6 の還
元によるＷの核形成中心となる。つまり、ｐ型導電層上
とｎ型導電層上のどちらにも同程度のＷ核の形成中心が
存在するので、選択タングステン成長を行う場合に堆積
膜厚差がほとんどなくなる。しかも、Ｖ族元素はもとも
と原子層程度以下しか存在しないため、最初のｐ型導電
体層とタングステン膜の間に新たにｎ型導電体層が形成
されることはなく、もともとのｐ+ 型拡散層とｎ+ 型拡
散層の状態は保存される。
【００１２】一方、Ｖ族元素をシリコン基板表面に被着
しない場合には、バルク不純物濃度から考えて、ｐ型導
電層の最表面とｎ型導電層の最表面のどちらにもシリコ
ン原子１００個に対し不純物は１個以下しか存在してい
ない。表面に存在する原子の多くがシリコンである場合
には、各々のシリコン原子から延びた結合相手の存在し
ない電子軌道が相互作用し合い、原子の並び方に再構成
がおこるものの、トータルとしては電気的に中性な表面
が保たれる。その結果、もともと電子の多いｎ型導電層
上で核形成が早く起こり、堆積膜厚差となって現れる。
【００１３】
【発明の実施の形態】次に本発明について図面を用いて
説明する。図１（Ａ）〜（Ｄ）は本発明の第１の実施の
形態を説明する為の工程順に示した半導体チップの断面
図である。
【００１４】まず図１（Ａ）に示すように、ｐ型シリコ
ン基板１の主面に素子分離領域としてシリコン酸化膜２
を形成する。次に、不純物を導入し素子領域としてのｐ
型ウェル３とｎ型ウェル４を形成する。さらに、ｐ型ウ
ェル３上にはゲート酸化膜５を介して絶縁膜からなるサ
イドウォール６を備えたｎ型ポリシリコンのゲート電極
７Ａを形成する。次でゲート領域以外のシリコン露出部
には自己整合的にソース・ドレインとなるｎ+ 型拡散層
８を周知の方法により形成する。一方、ｎ型ウェル４上
にはゲート酸化膜５を介してサイドウォール６を備えた
ｐ型ポリシリコンのゲート電極７Ｂを形成し、ゲート領
域以外のシリコン露出部には自己整合的にｐ+ 型拡散層
９を形成する。
【００１５】次に図１（Ｂ）に示すように、真空槽内
で、Ｖ族元素としてＡｓ層１０を表面に１〜２原子層の
量だけ被着する。およそ３００℃以下（低い方が好まし
い）のシリコン基板１をＡｓ4 気体の分圧が２．７×１
０-4Ｐａの雰囲気中に６０秒以上さらすことにより、１
〜２原子層の量だけ被着した状態が実現可能である。こ
れは、Ａｓ固体を加熱して発生する分子線に直接さらし
ても良いが、気化したＡｓ4 は蒸気圧が高いので、Ａｓ
4 蒸気の雰囲気にさらすだけでも良い。
【００１６】次に図１（Ｃ）に示すように、真空に保っ
たまま、Ａｓ4 雰囲気のないところでシリコン基板１を
６００℃まで加熱することにより、酸化膜上ではＡｓが
脱離する為、シリコンが露出したところにのみ、被覆率
が０．１程度のＡｓ原子のまばらな部分を含め、選択的
にＡｓ層１０を０．１〜２原子層程度被着した状態が実
現される。
【００１７】次に図１（Ｄ）に示すように、ＷＦ6 を還
元する周知の選択タングステンＣＶＤ法を用いてタング
ステン膜１１を基板温度２４０〜２７０℃にて１００ｎ
ｍの厚さに堆積する。
【００１８】この方法により、０．２〜１μｍ幅のゲー
ト配線に対し、ｐ型ｎ型に限らず２〜４Ω／□の層抵抗
の値が基板温度に応じて得られた。また、０．４〜２μ
ｍ幅の拡散層配線に対しても、ｐ型ｎ型双方の拡散層上
で２〜４Ω／□の層抵抗の値が基板温度に応じて得られ
た。一方、ソース・ドレインとゲート間のリーク電流も
検知されなかったために選択性は良好であった。さら
に、懸念されることのひとつであるｐ+ ／ｎ接合の逆方
向リーク電流の値に関しても、８Ｖの逆耐圧印加状態
で、０．２５ｍｍ2 以下のパターンで１０-9Ａ未満とい
う優れた特性を示した。
【００１９】なお、本第１の実施の形態では、基板温度
３００℃以下の状態で６０秒間Ａｓ4 雰囲気にさらす状
態を示したが、最終的に０．１〜２原子層程度のＡｓを
被着することができれば、基板温度、雰囲気の圧力、雰
囲気にさらしておく時間等に制限を設けるものではな
い。また、第一段階で３００℃以下の温度においてＡｓ
4 雰囲気にさらす例を示したが、３００℃以上の温度範
囲で雰囲気にさらすことにより図１（Ｂ）に示した全面
にＡｓが被着された状態を省略して、Ａｓ被着前の状態
から図１（Ｃ）に示したように、直接０．１〜２原子層
程度のＡｓが選択的に被着された状態を形成することが
できる。さらに、第二段階で６００℃に加熱することに
よりＡｓが選択的に被着された状態を形成する例を示し
たが、Ａｓが選択的に被着された状態を実現できればど
の温度で何度に加熱しても良い。たとえば、拡散層の厚
さが変わらない程度に短い時間であれば６００℃よりも
高温で加熱しても良く、また、酸化膜上からＡｓが全て
除去されるのであれば、６００℃よりも低温で長時間加
熱しても良い。
【００２０】さらに、第１の実施の形態では、Ｖ族元素
としてＡｓを例に示したが、Ｐ，Ｓｂなどの他のＶ族元
素でも良く、また、選択的に堆積する金属として、タン
グステンを例に示したが、モリブデンでも良い。一方、
加熱してタングステンやモリブデンをシリコンと化合さ
せ、シリサイドとして利用することもできる。
【００２１】次に本発明の第２の実施の形態として、Ｖ
族元素の水素化物、塩化物、フッ化物、有機化合物の中
から選び、その気体もしくは液体を気化したものを、図
１（Ａ）に示した構造のシリコン基板表面と反応させて
Ｖ族元素を被着させる方法を説明する。これは、第１の
実施の形態のＡｓ蒸気にさらす方法よりも、操作性や制
御性が良くなるというメリットがある。
【００２２】例えば、Ｈ2 ガスと混合して、実流量２０
ｓｃｃｍのＡｓＨ3 を６００℃のシリコン基板に３分間
照射し続けると図１（Ｃ）に示したと同様に、Ａｓが選
択的に被着された状態が実現できる。この基板をＡｓＨ
3 雰囲気のないところへ真空中で移動し、周知の選択Ｃ
ＶＤ法で基板温度２４０〜２７０℃にてタングステンを
１００ｎｍ堆積することにより、０．２〜１μｍ幅のゲ
ート配線に対し、ｐ型ｎ型に限らず２〜４Ω／□の層抵
抗の値が基板温度に応じて得られた。また、０．４〜２
μｍ幅の拡散層配線に対しても、ｐ型ｎ型双方の拡散層
上で２〜４Ω／□の層抵抗の値が基板温度に応じて得ら
れた。一方、ソース・ドレインとゲート間のリーク電流
も検知されなかったために選択性は良好であった。さら
に、懸念されることのひとつであるｐ+ ／ｎ接合の逆方
向リーク電流の値に関しても、８Ｖの逆耐圧印加状態
で、０．２５ｍｍ2 以下のパターンで１０-9Ａ未満とい
う優れた特性を示した。
【００２３】なお、本第２の実施の形態では、ＡｓＨ3
を使用する例を示したが、最終的に図１（Ｃ）に示した
ように、シリコン露出部にのみ原子層程度のＡｓ原子被
着層を形成した状態を実現できるのであれば、Ａｓを含
む気体は塩化物（ＡｓＣｌ3，ＡｓＣｌ5 ）、フッ化物
（ＡｓＦ3 ，ＡｓＦ5 ）、有機化合物〔Ａｓ（ＣＨ3）
3 ，Ａｓ（Ｎ（ＣＨ3 ）2 ）5 等〕の中のどれでもよ
く、たとえそれが液体であってもキャリアガスを用いて
気化してから使用すれば良い。また、Ｈ2 を混合ガスと
して使用する例を示したが、混合ガスはキャリアガスと
して用いてもよく、混合ガスやキャリアガスにはＨ2 以
外でもＮ2 やＡｒなどの不活性ガスであればどんなもの
でも良い。
【００２４】なお、第２の実施の形態では、Ｖ族元素と
してＡｓを例に示したが、Ｐ，Ｓｂなどの他のＶ族元素
の化合物を使用しても良く、また、選択的に堆積する金
属として、タングステンを例に示したが、モリブデンで
も良い。一方、加熱してタングステンやモリブデンをシ
リコンと化合させ、シリサイドとして利用することもで
きる。
【００２５】
【発明の効果】以上説明したように本発明によれば、異
なる導電型からなる領域を有する半導体基板表面上にも
同じように選択的にＶ族元素を原子層程度だけ被着する
ことが可能となる。原子層程度のＶ族原素吸着層は電子
供給源として作用させることが可能となるので、選択Ｃ
ＶＤ法を用いてｐ型導電体層とｎ型導電体層の両方の半
導体露出部へ同じ厚さでタングステン膜等の金属膜を形
成することが可能である。選択タングステンＣＶＤ法等
を用いることにより自己整合的に寄生抵抗の低い電極を
有するＣＭＯＳＦＥＴ主体の半導体装置が製造できるた
め、素子の微細化、低消費電力化が可能となると共に、
素子スピードの高速化にも対応可能である。つまり、超
高集積な高性能半導体装置の製造が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明する為の半導
体チップの断面図。
【図２】従来例を説明する為の半導体チップの断面図。
【符号の説明】
１ ｐ型シリコン基板 ２ シリコン酸化膜 ３ ｐ型ウェル ４ ｎ型ウェル ５ ゲート酸化膜 ６ サイドウォール ７Ａ，７Ｂ ゲート電極 ８ ｎ+ 型拡散層 ９ ｐ+ 型拡散層 １０ Ａｓ層 １１，１１Ａ タングステン膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/06 H01L 21/285 H01L 21/336

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板表面に第１導電型層からなる
    第１領域と第２導電型層からなる第２領域とを形成した
    のち、これら第１及び第２領域上にＣＶＤ法により選択
    的に金属膜を形成する半導体装置の製造方法において、
    前記第１及び第２領域上にＶ属元素を原子層程度の厚さ
    に選択的に形成したのち前記金属膜を形成することを特
    徴とする半導体装置の製造方法。
  2. 【請求項２】 金属膜はタングステン膜又はモリブデン
    膜である請求項１記載の半導体装置の製造方法。
  3. 【請求項３】 Ｖ族元素を半導体基板表面に蒸着したの
    ち加熱し原子層程度の厚さにする請求項１又は請求項２
    記載の半導体装置の製造方法。
  4. 【請求項４】 Ｖ族元素の単体又は水素化物又は塩化物
    又はフッ化物又は有機化合物の気体、もしくは液体を気
    化したものを半導体基板と反応させてＶ族元素を被着さ
    せる請求項１又は請求項２記載の半導体装置の製造方
    法。
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