JP2633061B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2633061B2 JP2633061B2 JP2148997A JP14899790A JP2633061B2 JP 2633061 B2 JP2633061 B2 JP 2633061B2 JP 2148997 A JP2148997 A JP 2148997A JP 14899790 A JP14899790 A JP 14899790A JP 2633061 B2 JP2633061 B2 JP 2633061B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor crystal
- film
- pattern
- forming
- gate oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 産業上の利用分野 本発明は高密度で積層構造が容易な半導体装置の製造
方法に関するものである。
方法に関するものである。
従来の技術 従来のMOS型半導体装置は、第６図に示すように、一
導電型半導体基板31にソース・ドレイン領域32,33を形
成し、前記半導体基板上にゲート酸化膜34およびゲート
電極35を形成していた。また、第７図に示すように、基
板との容量を低減するために、絶縁膜36上に一導電型半
導体結晶膜37を形成し、この半導体結晶膜37にソース・
ドレイン領域38,39を形成し、さらに、半導体結晶膜37
上にゲート酸化膜40およびゲート電極41を形成してい
た。その後、上記いずれの構造においても、全面に絶縁
膜を形成し、ソース・ドレイン領域およびゲート電極上
に開孔部を形成した後金属配線層を形成し、半導体装置
を成していた。
導電型半導体基板31にソース・ドレイン領域32,33を形
成し、前記半導体基板上にゲート酸化膜34およびゲート
電極35を形成していた。また、第７図に示すように、基
板との容量を低減するために、絶縁膜36上に一導電型半
導体結晶膜37を形成し、この半導体結晶膜37にソース・
ドレイン領域38,39を形成し、さらに、半導体結晶膜37
上にゲート酸化膜40およびゲート電極41を形成してい
た。その後、上記いずれの構造においても、全面に絶縁
膜を形成し、ソース・ドレイン領域およびゲート電極上
に開孔部を形成した後金属配線層を形成し、半導体装置
を成していた。
発明が解決しようとする課題 かかる従来の構成では、半導体基板あるいは絶縁膜上
にゲート酸化膜およびゲート電極を縦方向に形成するた
め表面の段差が大きく、配線層が断線しやすいという欠
点があった。また、特に、相補型MOS型を構成する場合
は一導電型半導体基板上に反対導電型不純物領域を形成
した後、両者にソース・ドレインおよびゲート酸化膜お
よびゲート電極を形成し、相互のゲート電極を接続して
いるため、面積が大きくなり、高密度化の妨げとなって
いた。
にゲート酸化膜およびゲート電極を縦方向に形成するた
め表面の段差が大きく、配線層が断線しやすいという欠
点があった。また、特に、相補型MOS型を構成する場合
は一導電型半導体基板上に反対導電型不純物領域を形成
した後、両者にソース・ドレインおよびゲート酸化膜お
よびゲート電極を形成し、相互のゲート電極を接続して
いるため、面積が大きくなり、高密度化の妨げとなって
いた。
本発明は上記問題を解決するもので、半導体基板上あ
るいは絶縁膜上に横方向にゲート酸化膜およびゲート電
極を形成することにより、表面段差を小さくでき、特
に、相補型MOS型半導体装置の製造に適した半導体装置
の製造方法を提供することを目的とするものである。
るいは絶縁膜上に横方向にゲート酸化膜およびゲート電
極を形成することにより、表面段差を小さくでき、特
に、相補型MOS型半導体装置の製造に適した半導体装置
の製造方法を提供することを目的とするものである。
課題を解決するための手段 上記課題を解決するために、本発明の半導体装置は、
絶縁膜上に第１の半導体結晶膜を形成し、この半導体結
晶膜からなる所定の第１の半導体結晶パターンを形成し
た後、前記第１の半導体結晶パターンの全面に第１のゲ
ート酸化膜を形成する工程と、全面に第２の半導体結晶
膜を形成した後、この半導体結晶膜からなる所定の第２
の半導体結晶パターンを、前記第１の半導体結晶パター
ンの一側壁の第１のゲート酸化膜に接し、かつ、前記第
１の半導体結晶パターンおよび第１のゲート酸化膜と同
一平面上に形成する工程と、前記第２の半導体結晶パタ
ーンに選択的に不純物イオンを注入してソース・ドレイ
ン領域を形成する工程と、全面に絶縁膜を形成した後選
択的に開孔部を形成し、前記第１の半導体結晶パターン
の他の側壁を露出する工程と、前記露出表面に第２のゲ
ート酸化膜を形成する工程と、全面に前記第２の半導体
結晶膜と反対導電型の第３の半導体結晶膜を形成した
後、前記開孔部内で前記第３の半導体結晶膜からなる所
定の第３の半導体結晶パターンを、前記第１の半導体結
晶パターンの他の側壁の第２のゲート酸化膜に接し、か
つ、前記第１の半導体結晶パターンおよび第２のゲート
酸化膜と同一平面上に形成する工程と、前記第３の半導
体結晶パターンに選択的に不純物イオンを注入してソー
ス・ドレイン領域を形成する工程とを有する構成にした
ものである。
絶縁膜上に第１の半導体結晶膜を形成し、この半導体結
晶膜からなる所定の第１の半導体結晶パターンを形成し
た後、前記第１の半導体結晶パターンの全面に第１のゲ
ート酸化膜を形成する工程と、全面に第２の半導体結晶
膜を形成した後、この半導体結晶膜からなる所定の第２
の半導体結晶パターンを、前記第１の半導体結晶パター
ンの一側壁の第１のゲート酸化膜に接し、かつ、前記第
１の半導体結晶パターンおよび第１のゲート酸化膜と同
一平面上に形成する工程と、前記第２の半導体結晶パタ
ーンに選択的に不純物イオンを注入してソース・ドレイ
ン領域を形成する工程と、全面に絶縁膜を形成した後選
択的に開孔部を形成し、前記第１の半導体結晶パターン
の他の側壁を露出する工程と、前記露出表面に第２のゲ
ート酸化膜を形成する工程と、全面に前記第２の半導体
結晶膜と反対導電型の第３の半導体結晶膜を形成した
後、前記開孔部内で前記第３の半導体結晶膜からなる所
定の第３の半導体結晶パターンを、前記第１の半導体結
晶パターンの他の側壁の第２のゲート酸化膜に接し、か
つ、前記第１の半導体結晶パターンおよび第２のゲート
酸化膜と同一平面上に形成する工程と、前記第３の半導
体結晶パターンに選択的に不純物イオンを注入してソー
ス・ドレイン領域を形成する工程とを有する構成にした
ものである。
作用 上記構成により、同一平面上にゲート電極；ゲート酸
化膜とチャネル領域およびソース・ドレイン領域を形成
するため表面の段差が少なく、配線層が容易に形成する
ことができる。またゲート電極の両側面にチャネル領域
を形成するため同一電極で複数のMOS型半導体素子を駆
動することができ、高密度な半導体装置を形成すること
ができる。
化膜とチャネル領域およびソース・ドレイン領域を形成
するため表面の段差が少なく、配線層が容易に形成する
ことができる。またゲート電極の両側面にチャネル領域
を形成するため同一電極で複数のMOS型半導体素子を駆
動することができ、高密度な半導体装置を形成すること
ができる。
実施例 以下本発明の一実施例を図面に基づいて説明する。
第１図および第２図は参考例における半導体装置の製
造方法を説明する断面図および平面図である。第１図に
おいて、絶縁膜１の上に第１の半導体結晶膜を形成し、
これに所定の第１のパターン２を形成してゲート電極と
する。次に熱酸化法により、前記半導体結晶膜の側壁お
よび表面にゲート酸化膜３を形成する（第１図
（Ａ））。次に全面に第２の一導電型半導体結晶膜４を
形成した後（第１図（Ｂ））、第１のパターン２の両側
壁に接して半導体結晶膜４よりなる所定の第２のパター
ン５を形成する（第１図（Ｃ））。
造方法を説明する断面図および平面図である。第１図に
おいて、絶縁膜１の上に第１の半導体結晶膜を形成し、
これに所定の第１のパターン２を形成してゲート電極と
する。次に熱酸化法により、前記半導体結晶膜の側壁お
よび表面にゲート酸化膜３を形成する（第１図
（Ａ））。次に全面に第２の一導電型半導体結晶膜４を
形成した後（第１図（Ｂ））、第１のパターン２の両側
壁に接して半導体結晶膜４よりなる所定の第２のパター
ン５を形成する（第１図（Ｃ））。
次に第２図において、前記第２の両パターン５上にわ
たってゲート電極である第１のパターン２と交差するパ
ターンを有する感光性樹脂膜６を形成し、この感光性樹
脂膜６をイオン注入用マスクとして、第２の一導電型半
導体結晶膜４よりなる第２のパターン５の所定の領域に
反対導電型不純物イオンを注入してソース・ドレイン領
域7,8を形成する（第２図（Ｄ））。次に、感光性樹脂
膜６を除去した後、全面に絶縁膜を形成し、前記ゲート
電極およびソース・ドレイン領域上に開孔部９を形成す
る。さらに、全面に金属層を形成した後、所定のパター
ンを形成し、ゲート電極配線層10およびソース・ドレイ
ン配線層11,12を形成する（第２図（Ｅ））。
たってゲート電極である第１のパターン２と交差するパ
ターンを有する感光性樹脂膜６を形成し、この感光性樹
脂膜６をイオン注入用マスクとして、第２の一導電型半
導体結晶膜４よりなる第２のパターン５の所定の領域に
反対導電型不純物イオンを注入してソース・ドレイン領
域7,8を形成する（第２図（Ｄ））。次に、感光性樹脂
膜６を除去した後、全面に絶縁膜を形成し、前記ゲート
電極およびソース・ドレイン領域上に開孔部９を形成す
る。さらに、全面に金属層を形成した後、所定のパター
ンを形成し、ゲート電極配線層10およびソース・ドレイ
ン配線層11,12を形成する（第２図（Ｅ））。
第３図および第４図は本発明の実施例の半導体装置の
製造方法を説明する断面図および平面図である。第３図
において、絶縁膜１の上に第１の半導体結晶膜を形成
し、これに所定の第１のパターン２を形成してゲート電
極とする。次に、ゲート電極である第１のパターン２の
表面に熱酸化法などによりゲート酸化膜３を形成する
（第３図（Ａ））。次に、全面に一導電型半導体結晶膜
４を形成し（第３図（ｂ））、ゲート電極である第１の
パターン２の一側壁2aにゲート酸化膜３を介して接して
半導体結晶膜４よりなる第２のパターン５を形成する
（第３図（Ｃ））。
製造方法を説明する断面図および平面図である。第３図
において、絶縁膜１の上に第１の半導体結晶膜を形成
し、これに所定の第１のパターン２を形成してゲート電
極とする。次に、ゲート電極である第１のパターン２の
表面に熱酸化法などによりゲート酸化膜３を形成する
（第３図（Ａ））。次に、全面に一導電型半導体結晶膜
４を形成し（第３図（ｂ））、ゲート電極である第１の
パターン２の一側壁2aにゲート酸化膜３を介して接して
半導体結晶膜４よりなる第２のパターン５を形成する
（第３図（Ｃ））。
次に第４図において、ゲート電極である第１のパター
ン２と交差するパターンを有する感光性樹脂膜６を形成
した後、この感光性樹脂膜６をイオン注入用マスクとし
て一導電型半導体結晶膜４よりなる第２のパターン５の
所定の領域に反対導電型不純物イオンを注入してソース
・ドレイン領域7,8を形成する（第４図（Ｄ））。次に
感光性樹脂膜６を除去した後、全面に絶縁膜13を形成
し、さらに、選択的に開孔部14を形成し、ゲート電極で
ある第１のパターン２の他の側壁2bを露出する（第４図
（Ｅ））。次に前記露出したゲート電極側壁にゲート酸
化膜を形成する。次に全面に反対導電型半導体結晶膜を
形成した後、少くとも前記開孔部14内で前記ゲート電極
側壁と前記ゲート酸化膜を介して接続された第３のパタ
ーン15を形成する。次にゲート電極である第１のパター
ン２と交差するパターンを有する感光性樹脂膜16を形成
し、この感光性樹脂膜６をイオン注入用マスクとして、
前記反対導電型半導体結晶膜よりなる第３のパターン15
の所定の領域に導電型の異なる不純物イオンを注入して
ソース・ドレイン領域17,18を形成する。（第４図
（Ｆ））。次に、感光性樹脂膜16を除去した後、参考例
と同様に、全面に絶縁膜を形成し、選択的に開孔部を形
成し、さらに、全面に金属膜を形成した後、配線パター
ンを形成する。
ン２と交差するパターンを有する感光性樹脂膜６を形成
した後、この感光性樹脂膜６をイオン注入用マスクとし
て一導電型半導体結晶膜４よりなる第２のパターン５の
所定の領域に反対導電型不純物イオンを注入してソース
・ドレイン領域7,8を形成する（第４図（Ｄ））。次に
感光性樹脂膜６を除去した後、全面に絶縁膜13を形成
し、さらに、選択的に開孔部14を形成し、ゲート電極で
ある第１のパターン２の他の側壁2bを露出する（第４図
（Ｅ））。次に前記露出したゲート電極側壁にゲート酸
化膜を形成する。次に全面に反対導電型半導体結晶膜を
形成した後、少くとも前記開孔部14内で前記ゲート電極
側壁と前記ゲート酸化膜を介して接続された第３のパタ
ーン15を形成する。次にゲート電極である第１のパター
ン２と交差するパターンを有する感光性樹脂膜16を形成
し、この感光性樹脂膜６をイオン注入用マスクとして、
前記反対導電型半導体結晶膜よりなる第３のパターン15
の所定の領域に導電型の異なる不純物イオンを注入して
ソース・ドレイン領域17,18を形成する。（第４図
（Ｆ））。次に、感光性樹脂膜16を除去した後、参考例
と同様に、全面に絶縁膜を形成し、選択的に開孔部を形
成し、さらに、全面に金属膜を形成した後、配線パター
ンを形成する。
第５図は参考例における半導体装置の製造方法を説明
する平面図である。第５図において、絶縁膜１の上に半
導体結晶膜を形成し、これに所定のパターン20,21を形
成する。次にパターン20,21に交差するパターンを有す
る感光性樹脂膜22を形成し、この感光性樹脂膜22をイオ
ン注入用マスクとして、前記半導体結晶膜よりなるパタ
ーン20,21の所定の領域に選択的に不純物イオンを注入
してソース・ドレイン領域7,8を形成する（第５図
（Ａ））。次に感光性樹脂膜22を除去した後、前記半導
体結晶膜よりなるパターン20,21の表面にゲート酸化膜2
3を形成する。次に前記半導体結晶膜よりなる両パター
ン20,21にゲート酸化膜23を介して接触する第２の半導
体結晶膜24を形成してゲート電極とする（第５図
（Ｂ））。次に全面に絶縁膜25を形成し先の参考例と同
様に、選択的に前記ソース・ドレイン領域およびゲート
電極上に開孔部９を形成し、選択的に金属配線層を形成
する。
する平面図である。第５図において、絶縁膜１の上に半
導体結晶膜を形成し、これに所定のパターン20,21を形
成する。次にパターン20,21に交差するパターンを有す
る感光性樹脂膜22を形成し、この感光性樹脂膜22をイオ
ン注入用マスクとして、前記半導体結晶膜よりなるパタ
ーン20,21の所定の領域に選択的に不純物イオンを注入
してソース・ドレイン領域7,8を形成する（第５図
（Ａ））。次に感光性樹脂膜22を除去した後、前記半導
体結晶膜よりなるパターン20,21の表面にゲート酸化膜2
3を形成する。次に前記半導体結晶膜よりなる両パター
ン20,21にゲート酸化膜23を介して接触する第２の半導
体結晶膜24を形成してゲート電極とする（第５図
（Ｂ））。次に全面に絶縁膜25を形成し先の参考例と同
様に、選択的に前記ソース・ドレイン領域およびゲート
電極上に開孔部９を形成し、選択的に金属配線層を形成
する。
発明の効果 以上のように、本発明の半導体装置の製造方法によれ
ば、同一絶縁膜上に横方向にゲート電極・ゲート酸化膜
とチャネル領域およびソース・ドレイン領域を形成する
ため、表面の段差が少なく、半導体素子間の接続が容易
であり、また、積層構造を容易に構成できる。また、同
一ゲート電極の両側壁にチャネル領域およびソース・ド
レイン領域を形成するため、同一ゲートで複数の素子を
動作できるとともに、高密度な半導体装置を形成するこ
とができる。特に、相補型MOS型を構成する場合に有利
である。
ば、同一絶縁膜上に横方向にゲート電極・ゲート酸化膜
とチャネル領域およびソース・ドレイン領域を形成する
ため、表面の段差が少なく、半導体素子間の接続が容易
であり、また、積層構造を容易に構成できる。また、同
一ゲート電極の両側壁にチャネル領域およびソース・ド
レイン領域を形成するため、同一ゲートで複数の素子を
動作できるとともに、高密度な半導体装置を形成するこ
とができる。特に、相補型MOS型を構成する場合に有利
である。
第１図および第２図は参考例における半導体装置の製造
方法を説明するための構造断面図および平面図、第３図
および第４図は本発明の実施例の半導体装置の製造方法
を説明するための構造断面図および平面図、第５図は参
考例における半導体装置の製造方法を説明するための平
面図、第６図および第７図は従来例の半導体装置の製造
方法を説明するための構造断面図である。 １……絶縁膜、2,24……ゲート電極、3,23……ゲート酸
化膜、5,15,20,21……半導体結晶膜、6,22……感光性樹
脂膜、7,8,17,18……ソース・ドレイン領域、９……開
孔部、10……ゲート電極配線層、11,12……ソース・ド
レイン配線層。
方法を説明するための構造断面図および平面図、第３図
および第４図は本発明の実施例の半導体装置の製造方法
を説明するための構造断面図および平面図、第５図は参
考例における半導体装置の製造方法を説明するための平
面図、第６図および第７図は従来例の半導体装置の製造
方法を説明するための構造断面図である。 １……絶縁膜、2,24……ゲート電極、3,23……ゲート酸
化膜、5,15,20,21……半導体結晶膜、6,22……感光性樹
脂膜、7,8,17,18……ソース・ドレイン領域、９……開
孔部、10……ゲート電極配線層、11,12……ソース・ド
レイン配線層。
Claims (1)
- 【請求項１】絶縁膜上に第１の半導体結晶膜を形成し、
この半導体結晶膜からなる所定の第１の半導体結晶パタ
ーンを形成した後、前記第１の半導体結晶パターンの全
面に第１のゲート酸化膜を形成する工程と、全面に第２
の半導体結晶膜を形成した後、この半導体結晶膜からな
る所定の第２の半導体結晶パターンを、前記第１の半導
体結晶パターンの一側壁の第１のゲート酸化膜に接し、
かつ、前記第１の半導体結晶パターンおよび第１のゲー
ト酸化膜と同一平面上に形成する工程と、前記第２の半
導体結晶パターンに選択的に不純物イオンを注入してソ
ース・ドレイン領域を形成する工程と、全面に絶縁膜を
形成した後選択的に開孔部を形成し、前記第１の半導体
結晶パターンの他の側壁を露出する工程と、前記露出表
面に第２のゲート酸化膜を形成する工程と、全面に前記
第２の半導体結晶膜と反対導電型の第３の半導体結晶膜
を形成した後、前記開孔部内で前記第３の半導体結晶膜
からなる所定の第３の半導体結晶パターンを、前記第１
の半導体結晶パターンの他の側壁の第２のゲート酸化膜
に接し、かつ、前記第１の半導体結晶パターンおよび第
２のゲート酸化膜と同一平面上に形成する工程と、前記
第３の半導体結晶パターンに選択的に不純物イオンを注
入してソース・ドレイン領域を形成する工程とを有する
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148997A JP2633061B2 (ja) | 1990-06-06 | 1990-06-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2148997A JP2633061B2 (ja) | 1990-06-06 | 1990-06-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0442969A JPH0442969A (ja) | 1992-02-13 |
| JP2633061B2 true JP2633061B2 (ja) | 1997-07-23 |
Family
ID=15465398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2148997A Expired - Fee Related JP2633061B2 (ja) | 1990-06-06 | 1990-06-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2633061B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5315143A (en) * | 1992-04-28 | 1994-05-24 | Matsushita Electric Industrial Co., Ltd. | High density integrated semiconductor device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58206121A (ja) * | 1982-05-27 | 1983-12-01 | Toshiba Corp | 薄膜半導体装置の製造方法 |
| JPS62242352A (ja) * | 1986-04-14 | 1987-10-22 | Seiko Epson Corp | 半導体装置 |
| JPH0680685B2 (ja) * | 1986-12-29 | 1994-10-12 | 日本電気株式会社 | 薄膜トランジスタとその製造方法 |
| JPH02114670A (ja) * | 1988-10-25 | 1990-04-26 | Seiko Epson Corp | 電界効果トランジスタ |
-
1990
- 1990-06-06 JP JP2148997A patent/JP2633061B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0442969A (ja) | 1992-02-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0793442B2 (ja) | 積層薄膜トランジスター及びその製造方法 | |
| JP2780162B2 (ja) | 半導体デバイスの製造方法 | |
| JP2633061B2 (ja) | 半導体装置の製造方法 | |
| US5773310A (en) | Method for fabricating a MOS transistor | |
| JP2971085B2 (ja) | 半導体装置の製造方法 | |
| JP2604487B2 (ja) | 半導体装置およびその製造方法 | |
| JPH04111470A (ja) | 不揮発性半導体装置の製造方法 | |
| KR0165391B1 (ko) | 에스 램 셀 및 그 제조방법 | |
| JP2621607B2 (ja) | 半導体装置の製造方法 | |
| JP2556619B2 (ja) | 半導体装置の製造方法 | |
| US20020076888A1 (en) | Method for manufacturing semiconductor device | |
| JPS5821861A (ja) | 半導体記憶装置 | |
| JP2946720B2 (ja) | 半導体メモリの製造方法 | |
| KR100192547B1 (ko) | 반도체 소자 및 그 제조방법 | |
| JP2841524B2 (ja) | 不揮発性半導体メモリの製造方法 | |
| KR910008125B1 (ko) | 적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 | |
| JPH0783044B2 (ja) | 半導体装置の製造方法 | |
| JP2901163B2 (ja) | 半導体装置及びその製造方法 | |
| JPH03101167A (ja) | 半導体装置及びその製造方法 | |
| JPS60234326A (ja) | 半導体装置の製造方法 | |
| JPH0341771A (ja) | 半導体装置の製造方法 | |
| JPH03229421A (ja) | 半導体装置の製造方法 | |
| JPH0586872B2 (ja) | ||
| JPH04102356A (ja) | 半導体集積回路及びその製造方法 | |
| JPH0529557A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |