JP2556619B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2556619B2 JP2556619B2 JP2324635A JP32463590A JP2556619B2 JP 2556619 B2 JP2556619 B2 JP 2556619B2 JP 2324635 A JP2324635 A JP 2324635A JP 32463590 A JP32463590 A JP 32463590A JP 2556619 B2 JP2556619 B2 JP 2556619B2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置の製造方法に係り、特にCMOS
（Complementary MOS）すなわち相補型の半導体装置の
製造方法に関するものである。
（Complementary MOS）すなわち相補型の半導体装置の
製造方法に関するものである。
従来の相補型の半導体装置の製造方法を第２図に基づ
いて説明する。
いて説明する。
第２図は従来の半導体装置の構成を示す断面図であ
る。
る。
第２図に示すように、第１導電型の半導体基板20に、
第２導電型の不純物を拡散させることにより第２導電型
のウエル層21が形成される。
第２導電型の不純物を拡散させることにより第２導電型
のウエル層21が形成される。
次に、半導体基板20上にゲート酸化膜22を形成した
後、このゲート酸化膜22上に多結晶半導体膜を形成し、
写真蝕刻法によりゲート電極パターン23a,23bが形成さ
れる。
後、このゲート酸化膜22上に多結晶半導体膜を形成し、
写真蝕刻法によりゲート電極パターン23a,23bが形成さ
れる。
次に、ゲート電極パターン23aをマスクに用いて、半
導体基板20とは反対の導電型すなわち第２導電型の不純
物を拡散させることにより第２導電型のソースおよびド
レイン領域24が形成される。また、第２導電型のウエル
層21中には、ゲート電極パターン23bをマスクに用い
て、ウエル層21とは反対の導電型すなわち第１導電型の
ソースおよびドレイン領域25が形成される。
導体基板20とは反対の導電型すなわち第２導電型の不純
物を拡散させることにより第２導電型のソースおよびド
レイン領域24が形成される。また、第２導電型のウエル
層21中には、ゲート電極パターン23bをマスクに用い
て、ウエル層21とは反対の導電型すなわち第１導電型の
ソースおよびドレイン領域25が形成される。
このようにして、第１導電型のソースおよびドレイン
領域25,ゲート酸化膜22およびゲート電極パターン23bか
らなる第１導電型のトランジスタＹと、第２導電型のソ
ースおよびドレイン領域24,ゲート酸化膜22およびゲー
ト電極パターン23aからなる第２導電型のトランジスタ
Ｘとから構成される相補型の半導体装置を得ていた。
領域25,ゲート酸化膜22およびゲート電極パターン23bか
らなる第１導電型のトランジスタＹと、第２導電型のソ
ースおよびドレイン領域24,ゲート酸化膜22およびゲー
ト電極パターン23aからなる第２導電型のトランジスタ
Ｘとから構成される相補型の半導体装置を得ていた。
しかしながら、このような従来の半導体装置は、半導
体基板20の同一平面上に第１導電型のトランジスタＹを
形成するための領域と第２導電型のトランジスタＸを形
成するための領域とを確保することが必要となり、これ
により、半導体装置の高集積化が妨げられていた。
体基板20の同一平面上に第１導電型のトランジスタＹを
形成するための領域と第２導電型のトランジスタＸを形
成するための領域とを確保することが必要となり、これ
により、半導体装置の高集積化が妨げられていた。
この発明の目的は、上記問題点に鑑み、格段に高集積
化を図ることのできる半導体装置の製造方法を提供する
ことである。
化を図ることのできる半導体装置の製造方法を提供する
ことである。
この発明の半導体装置の製造方法は、次のようにす
る。
る。
第１導電型の半導体基板に選択的に第２導電型の第１
のソースおよびドレイン領域を形成する。全面に絶縁膜
を形成する。この絶縁膜上に第２導電型の不純物を含有
した半導体結晶膜を形成する。この半導体結晶膜に選択
的に第１導電型の第２のソースおよびドレイン領域を形
成する。半導体結晶膜と絶縁膜と半導体基板とを選択的
に除去することにより、側壁部の表面に第１のソースお
よびドレイン領域間の半導体基板と第２のソースおよび
ドレイン領域間の半導体結晶膜とが露出した開口を形成
する。この開口の表面に絶縁膜を形成することにより側
壁部にゲート絶縁膜を形成する。このゲート絶縁膜上に
多結晶半導体膜からなるゲート電極を形成する。
のソースおよびドレイン領域を形成する。全面に絶縁膜
を形成する。この絶縁膜上に第２導電型の不純物を含有
した半導体結晶膜を形成する。この半導体結晶膜に選択
的に第１導電型の第２のソースおよびドレイン領域を形
成する。半導体結晶膜と絶縁膜と半導体基板とを選択的
に除去することにより、側壁部の表面に第１のソースお
よびドレイン領域間の半導体基板と第２のソースおよび
ドレイン領域間の半導体結晶膜とが露出した開口を形成
する。この開口の表面に絶縁膜を形成することにより側
壁部にゲート絶縁膜を形成する。このゲート絶縁膜上に
多結晶半導体膜からなるゲート電極を形成する。
この発明の構成によれば、半導体基板に形成した第１
のソースおよびドレイン領域上に絶縁膜を積層し、この
絶縁膜上に第２のソースおよびドレイン領域を形成した
半導体結晶膜を積層し、さらに、半導体結晶膜，絶縁膜
および半導体基板に形成した開口の側壁部に、第１のソ
ースおよびドレイン領域間の半導体基板すなわち第１の
チャネル領域と第２のソースおよびドレイン領域間の半
導体結晶膜すなわち第２のチャネル領域とに対して共通
のゲート絶縁膜およびゲート電極を形成したものであ
る。
のソースおよびドレイン領域上に絶縁膜を積層し、この
絶縁膜上に第２のソースおよびドレイン領域を形成した
半導体結晶膜を積層し、さらに、半導体結晶膜，絶縁膜
および半導体基板に形成した開口の側壁部に、第１のソ
ースおよびドレイン領域間の半導体基板すなわち第１の
チャネル領域と第２のソースおよびドレイン領域間の半
導体結晶膜すなわち第２のチャネル領域とに対して共通
のゲート絶縁膜およびゲート電極を形成したものであ
る。
したがって、従来のように、半導体基板の同一平面上
に半導体装置を構成する第１導電型のトランジスタを形
成するための領域と第２導電型のトランジスタを形成す
るための領域とを確保することが不要となり、第１導電
型のトランジスタとなる第１のソース，ドレインおよび
チャネル領域を形成するための領域を確保するだけで、
第１導電型および第２導電型のトランジスタとを形成す
ることができる。
に半導体装置を構成する第１導電型のトランジスタを形
成するための領域と第２導電型のトランジスタを形成す
るための領域とを確保することが不要となり、第１導電
型のトランジスタとなる第１のソース，ドレインおよび
チャネル領域を形成するための領域を確保するだけで、
第１導電型および第２導電型のトランジスタとを形成す
ることができる。
この発明の一実施例を第１図（ａ）〜（ｄ）に基づい
て説明する。
て説明する。
第１図（ａ）〜（ｄ）はこの発明の一実施例の半導体
装置の製造方法を説明するための説明図である。
装置の製造方法を説明するための説明図である。
なお、第１図（ａ）および（ｂ）は断面図、第１図
（ｃ）および（ｄ）は平面図を示す。
（ｃ）および（ｄ）は平面図を示す。
第１図（ａ）に示すように、第１導電型の半導体基板
上１に第１の酸化膜２を形成した後、この第１の酸化膜
２に開口３を形成して半導体基板１の表面を選択的に露
出させる。そして、この露出した半導体基板１中に第２
導電型の不純物層からなる第２導電型の第１のソースお
よびドレイン領域４を形成する。なお、ソースおよびド
レイン領域４間の領域はチャネル領域５となる。
上１に第１の酸化膜２を形成した後、この第１の酸化膜
２に開口３を形成して半導体基板１の表面を選択的に露
出させる。そして、この露出した半導体基板１中に第２
導電型の不純物層からなる第２導電型の第１のソースお
よびドレイン領域４を形成する。なお、ソースおよびド
レイン領域４間の領域はチャネル領域５となる。
次に、第１図（ｂ）に示すように、第１の酸化膜２を
除去した後、全面に絶縁膜となる第２の酸化膜６を形成
する。そして、この第２の酸化膜６上に第２導電型の不
純物を含有した第２導電型の半導体結晶膜７を形成した
後、第１のソースおよびドレイン領域４に対向した領域
の半導体結晶膜７に選択的に第１導電型の第２のソース
領域およびドレイン領域８を形成する。なお、ソースお
よびドレイン領域８間の領域はチャネル領域９となる。
除去した後、全面に絶縁膜となる第２の酸化膜６を形成
する。そして、この第２の酸化膜６上に第２導電型の不
純物を含有した第２導電型の半導体結晶膜７を形成した
後、第１のソースおよびドレイン領域４に対向した領域
の半導体結晶膜７に選択的に第１導電型の第２のソース
領域およびドレイン領域８を形成する。なお、ソースお
よびドレイン領域８間の領域はチャネル領域９となる。
次に、第１図（ｃ）に示すように、写真蝕刻法により
選択的に半導体結晶膜７と第２の酸化膜６と半導体基板
１とを除去することにより開口10を形成する。この際、
開口10の側壁部に、第１のソースおよびドレイン領域４
と第２のソースおよびドレイン領域８とを露出させ、ま
た、各々のチャネル領域5,9も露出させる。その後、開
口10の表面を熱酸化して酸化膜を形成することにより、
側壁部の表面、すなわち露出させた第１のソースおよび
ドレイン領域４と第２のソースおよびドレイン領域８と
各チャネル領域5,9との表面にゲート絶縁膜となるゲー
ト酸化膜11を形成する。そして、このゲート酸化膜11上
に多結晶半導体膜からなるゲート電極12を形成する。
選択的に半導体結晶膜７と第２の酸化膜６と半導体基板
１とを除去することにより開口10を形成する。この際、
開口10の側壁部に、第１のソースおよびドレイン領域４
と第２のソースおよびドレイン領域８とを露出させ、ま
た、各々のチャネル領域5,9も露出させる。その後、開
口10の表面を熱酸化して酸化膜を形成することにより、
側壁部の表面、すなわち露出させた第１のソースおよび
ドレイン領域４と第２のソースおよびドレイン領域８と
各チャネル領域5,9との表面にゲート絶縁膜となるゲー
ト酸化膜11を形成する。そして、このゲート酸化膜11上
に多結晶半導体膜からなるゲート電極12を形成する。
次に、第１図（ｄ）に示すように、全面に絶縁膜6aを
形成した後、この絶縁膜6aにソースおよびドレイン領域
引出し用の開口13,14とゲート電極引出し用の開口15を
形成し、この各開口13,14,15に配線層16,17,18を形成す
る。
形成した後、この絶縁膜6aにソースおよびドレイン領域
引出し用の開口13,14とゲート電極引出し用の開口15を
形成し、この各開口13,14,15に配線層16,17,18を形成す
る。
このように製造された半導体装置は、第１導電型の半
導体基板１と、この第１導電型の半導体基板１に形成し
た第２導電型の第１のソースおよびドレイン領域４と、
この第１のソースおよびドレイン領域４上および半導体
基板１上に形成した絶縁膜となる第２の酸化膜６と、こ
の第２の酸化膜６上に形成した第２導電型の不純物を含
有した半導体結晶膜７と、第１のソースおよびドレイン
領域４と対向した領域の半導体結晶膜７に形成した第１
導電型の第２のソースおよびドレイン領域８と、側壁部
の表面に第１のチャネル領域５と第２のチャネル領域９
とが露出した開口10と、この開口10の側壁部に形成した
ゲート酸化膜11と、このゲート酸化膜11上に形成した多
結晶半導体膜からなるゲート電極12とを有するものであ
る。すなわち、半導体基板１に形成した第１のソースお
よびドレイン領域４上に第２の酸化膜６を積層し、この
第２の酸化膜６上に第２のソースおよびドレイン領域８
を形成した半導体結晶膜７を積層し、さらに、半導体結
晶膜7,第２の酸化膜６および半導体基板１に形成した開
口10の側壁部に、第１のチャネル領域５と第２のチャネ
ル領域９とに対して共通のゲート酸化膜11およびゲート
電極12を形成したものである。
導体基板１と、この第１導電型の半導体基板１に形成し
た第２導電型の第１のソースおよびドレイン領域４と、
この第１のソースおよびドレイン領域４上および半導体
基板１上に形成した絶縁膜となる第２の酸化膜６と、こ
の第２の酸化膜６上に形成した第２導電型の不純物を含
有した半導体結晶膜７と、第１のソースおよびドレイン
領域４と対向した領域の半導体結晶膜７に形成した第１
導電型の第２のソースおよびドレイン領域８と、側壁部
の表面に第１のチャネル領域５と第２のチャネル領域９
とが露出した開口10と、この開口10の側壁部に形成した
ゲート酸化膜11と、このゲート酸化膜11上に形成した多
結晶半導体膜からなるゲート電極12とを有するものであ
る。すなわち、半導体基板１に形成した第１のソースお
よびドレイン領域４上に第２の酸化膜６を積層し、この
第２の酸化膜６上に第２のソースおよびドレイン領域８
を形成した半導体結晶膜７を積層し、さらに、半導体結
晶膜7,第２の酸化膜６および半導体基板１に形成した開
口10の側壁部に、第１のチャネル領域５と第２のチャネ
ル領域９とに対して共通のゲート酸化膜11およびゲート
電極12を形成したものである。
したがって、従来のように、半導体基板20の同一平面
上に半導体装置を構成する第１導電型のトランジスタＹ
を形成するための領域と第２導電型のトランジスタＸを
形成するための領域とを確保することが不要となり、実
施例の場合、第１のソースおよびドレイン領域４と第１
のチャネル領域５とを形成するための領域を確保するだ
けで、第１導電型のトランジスタＹおよび第２導電型の
トランジスタＸを形成することができる。
上に半導体装置を構成する第１導電型のトランジスタＹ
を形成するための領域と第２導電型のトランジスタＸを
形成するための領域とを確保することが不要となり、実
施例の場合、第１のソースおよびドレイン領域４と第１
のチャネル領域５とを形成するための領域を確保するだ
けで、第１導電型のトランジスタＹおよび第２導電型の
トランジスタＸを形成することができる。
その結果、高集積化および高密度化を図ることのでき
る半導体装置を得ることができる。
る半導体装置を得ることができる。
この発明の半導体装置の製造方法によれば、半導体基
板に形成した第１のソース，ドレインおよびチャネル領
域上に絶縁膜を積層し、この絶縁膜上に第２のソース，
ドレインおよびチャネル領域を形成した半導体結晶膜を
積層し、さらに、半導体結晶膜，絶縁膜および半導体基
板に形成した開口の側壁部に、第１のチャネル領域と第
２のチャネル領域とに対して共通のゲート絶縁膜および
ゲート電極を形成したものである。したがって、従来の
ように、半導体基板の同一平面上に半導体装置を構成す
る第１導電型のトランジスタを形成するための領域と第
２導電型のトランジスタを形成するための領域とを確保
することが不要となり、第１導電型のトランジスタを形
成するための領域を確保するだけで、第１導電型および
第２導電型のトランジスタを形成することができる。
板に形成した第１のソース，ドレインおよびチャネル領
域上に絶縁膜を積層し、この絶縁膜上に第２のソース，
ドレインおよびチャネル領域を形成した半導体結晶膜を
積層し、さらに、半導体結晶膜，絶縁膜および半導体基
板に形成した開口の側壁部に、第１のチャネル領域と第
２のチャネル領域とに対して共通のゲート絶縁膜および
ゲート電極を形成したものである。したがって、従来の
ように、半導体基板の同一平面上に半導体装置を構成す
る第１導電型のトランジスタを形成するための領域と第
２導電型のトランジスタを形成するための領域とを確保
することが不要となり、第１導電型のトランジスタを形
成するための領域を確保するだけで、第１導電型および
第２導電型のトランジスタを形成することができる。
その結果、高集積化および高密度化を図ることのでき
る半導体装置を得ることができる。
る半導体装置を得ることができる。
第１図（ａ）〜（ｄ）はこの発明の一実施例の半導体装
置の製造方法を説明するための説明図、第２図は従来の
半導体装置の構成を示す断面図である。 １……半導体基板、４……第１のソースおよびドレイン
領域、６……第２の酸化膜（絶縁膜）、７……半導体結
晶膜、８……第２のソースおよびドレイン領域、10……
開口、11……ゲート酸化膜（ゲート絶縁膜）、12……ゲ
ート電極
置の製造方法を説明するための説明図、第２図は従来の
半導体装置の構成を示す断面図である。 １……半導体基板、４……第１のソースおよびドレイン
領域、６……第２の酸化膜（絶縁膜）、７……半導体結
晶膜、８……第２のソースおよびドレイン領域、10……
開口、11……ゲート酸化膜（ゲート絶縁膜）、12……ゲ
ート電極
Claims (1)
- 【請求項１】第１導電型の半導体基板に選択的に第２導
電型の第１のソースおよびドレイン領域を形成する工程
と、全面に絶縁膜を形成する工程と、この絶縁膜上に第
２導電型の不純物を含有した半導体結晶膜を形成する工
程と、この半導体結晶膜に選択的に第１導電型の第２の
ソースおよびドレイン領域を形成する工程と、前記半導
体結晶膜と前記絶縁膜と前記半導体基板とを選択的に除
去することにより、側壁部の表面に前記第１のソースお
よびドレイン領域間の前記半導体基板と前記第２のソー
スおよびドレイン領域間の前記半導体結晶膜とが露出し
た開口を形成する工程と、この開口の表面に絶縁膜を形
成することにより側壁部にゲート絶縁膜を形成する工程
と、このゲート絶縁膜上に多結晶半導体膜からなるゲー
ト電極を形成する工程とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2324635A JP2556619B2 (ja) | 1990-11-26 | 1990-11-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2324635A JP2556619B2 (ja) | 1990-11-26 | 1990-11-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04192458A JPH04192458A (ja) | 1992-07-10 |
| JP2556619B2 true JP2556619B2 (ja) | 1996-11-20 |
Family
ID=18168033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2324635A Expired - Fee Related JP2556619B2 (ja) | 1990-11-26 | 1990-11-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2556619B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62242352A (ja) * | 1986-04-14 | 1987-10-22 | Seiko Epson Corp | 半導体装置 |
| JPH02114670A (ja) * | 1988-10-25 | 1990-04-26 | Seiko Epson Corp | 電界効果トランジスタ |
-
1990
- 1990-11-26 JP JP2324635A patent/JP2556619B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04192458A (ja) | 1992-07-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |