JPS62242352A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62242352A JPS62242352A JP61085567A JP8556786A JPS62242352A JP S62242352 A JPS62242352 A JP S62242352A JP 61085567 A JP61085567 A JP 61085567A JP 8556786 A JP8556786 A JP 8556786A JP S62242352 A JPS62242352 A JP S62242352A
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- gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明けＭＯＳ ＦＥＴ及びＣ−ＭＯＳ ＦＥＴの
６次元集積配置・構造に関する。
６次元集積配置・構造に関する。
本発明は、半導体装置に関し、
（リ ５１０９等の絶縁基板表面に形成されたＳＩ等の
半導体膜の図形状模の少くとも側面にゲート絶縁膜とゲ
ート絶縁膜が形成され、ＭＯＳ型ＦＥＴを構成して成る
事を特徴とする事（２）Ｓｉ０．等の絶縁基板表面に形
成されたＳｉ等の半導体膜の図形状模の少くとも側面に
はゲート絶縁膜とゲート電極が形成されたＭＯＳ型ＦＥ
Ｔを積層゛−あるいは２チラルに配置してＣ−ＭＯＳ
ＦＥＴ構造となす事を特徴とする事（３）ｓｓ基板上
に形成されたＳ１０！膜上に上記いわゆる縦型ＭＯＳＦ
ＥＴが形成されて成る事を特徴とする事 （４）ｓ＋基板上には第１のＭＯＳ型ＦＥＴが横型ある
いは縦型で形成されると共に、上記Ｓｉ基板上に形成さ
れたＳｉ０．膜上には縦型ＭＯＳＦＥＴが形成されて成
る事を特徴とする事（５）上記２つ以上の縦型ＭＯＳＦ
ＥＴがゲート″Ｉ！極を共通にしたいわゆる共通ゲート
構造で形成されて成る４な特徴とする事 （６）上記縦型ＭＯＳＦＢＴと横型ＭＯＳＰＥＴのいわ
ゆるハイブリッド構成ＭＯＳＦＥＴが共通ゲートにて構
成されて成る事を特徴とする事（７）上記２ツ以上の縦
型ＭＯＳＦＫＴがＣ−ＭＯＳ構成にて、旦つ共通ゲート
構造で形成されて成る事を特徴とする事 （８）上記縦型ＭＯＳＦＥＴと横型ＭＯＳＦＥＴのいわ
ゆるハイブリッド構成にてＣ−ＭＯＳが構成され、且つ
共通ゲート構造で形成されて成る事を特徴とする事 （９）絶縁基板？サファイヤとなす事 等である。
半導体膜の図形状模の少くとも側面にゲート絶縁膜とゲ
ート絶縁膜が形成され、ＭＯＳ型ＦＥＴを構成して成る
事を特徴とする事（２）Ｓｉ０．等の絶縁基板表面に形
成されたＳｉ等の半導体膜の図形状模の少くとも側面に
はゲート絶縁膜とゲート電極が形成されたＭＯＳ型ＦＥ
Ｔを積層゛−あるいは２チラルに配置してＣ−ＭＯＳ
ＦＥＴ構造となす事を特徴とする事（３）ｓｓ基板上
に形成されたＳ１０！膜上に上記いわゆる縦型ＭＯＳＦ
ＥＴが形成されて成る事を特徴とする事 （４）ｓ＋基板上には第１のＭＯＳ型ＦＥＴが横型ある
いは縦型で形成されると共に、上記Ｓｉ基板上に形成さ
れたＳｉ０．膜上には縦型ＭＯＳＦＥＴが形成されて成
る事を特徴とする事（５）上記２つ以上の縦型ＭＯＳＦ
ＥＴがゲート″Ｉ！極を共通にしたいわゆる共通ゲート
構造で形成されて成る４な特徴とする事 （６）上記縦型ＭＯＳＦＢＴと横型ＭＯＳＰＥＴのいわ
ゆるハイブリッド構成ＭＯＳＦＥＴが共通ゲートにて構
成されて成る事を特徴とする事（７）上記２ツ以上の縦
型ＭＯＳＦＫＴがＣ−ＭＯＳ構成にて、旦つ共通ゲート
構造で形成されて成る事を特徴とする事 （８）上記縦型ＭＯＳＦＥＴと横型ＭＯＳＦＥＴのいわ
ゆるハイブリッド構成にてＣ−ＭＯＳが構成され、且つ
共通ゲート構造で形成されて成る事を特徴とする事 （９）絶縁基板？サファイヤとなす事 等である。
従来、ＭＯＳ ＦＥＴは第７図に示す如き構造を、Ｃ
−ＭＯＳ ＦＥＴは第８図に示す如き構造をとるのが
通例であった。
−ＭＯＳ ＦＥＴは第８図に示す如き構造をとるのが
通例であった。
すなわち、第７図に於てはＳＩ基板６１の表面にフィル
ド５ｉＯ１模６２、ゲー）Ｓｉｎｇ模６３、該ゲートＳ
ｔＯ，膜上にポリＳｔゲート電極６４とその上のＴｌ５
Ｉ電極６５から成るゲート電極及び拡散層６６等が形成
されてＭＯＳ型ＦＥＴがラテラル（横型）に形成されて
成る。
ド５ｉＯ１模６２、ゲー）Ｓｉｎｇ模６３、該ゲートＳ
ｔＯ，膜上にポリＳｔゲート電極６４とその上のＴｌ５
Ｉ電極６５から成るゲート電極及び拡散層６６等が形成
されてＭＯＳ型ＦＥＴがラテラル（横型）に形成されて
成る。
更に、第８図に於てはＳｔ基板７１の表面に、Ｐウェル
７２、フィールドＳ １０． ＠７５、ｎ十拡赦ｆ−７
４、Ｐ十拡散噌７５、ゲートＳｉ０．膜７６、ポリＳＩ
ゲート電極７７及びＴｌＳｉ電極７８等が形成され、前
記Ｐウェル７２領域内にｎチャネルＭＯＳＦＥＴが、そ
の他の領域にＰチャネｋＭＯＳＦＥＴが形成されて、Ｃ
−ＭＯＳ ＦＥＴがラテラルに形成されて成る。
７２、フィールドＳ １０． ＠７５、ｎ十拡赦ｆ−７
４、Ｐ十拡散噌７５、ゲートＳｉ０．膜７６、ポリＳＩ
ゲート電極７７及びＴｌＳｉ電極７８等が形成され、前
記Ｐウェル７２領域内にｎチャネルＭＯＳＦＥＴが、そ
の他の領域にＰチャネｋＭＯＳＦＥＴが形成されて、Ｃ
−ＭＯＳ ＦＥＴがラテラルに形成されて成る。
しかし、上記従来技術によると、ＭＯＳ ＦＥＴ及び
Ｃ−１１１０８ＦＥＴいずれもゲート長にて集積度に制
限を受けると云う問題点、及び拡散層の接合容。槍が大
きく、高速化を計シ難いと云う問題点等があった。
Ｃ−１１１０８ＦＥＴいずれもゲート長にて集積度に制
限を受けると云う問題点、及び拡散層の接合容。槍が大
きく、高速化を計シ難いと云う問題点等があった。
本発明が、かかる従来技術の問題点をなくし、ゲート長
？極めて小となして高集積化が１８ｉ］′能なＭＯＳ
ＦＥＴ ＃＃造を提供する事及び拡散ノーの接合容量
も極めて小となして一連化がｉ’ｉＴ能なＭＯＳＦＥＴ
構造を提供すると共に、これら新構造を全部または一部
に用いたＣ−ＭＯＳ ＦＥＴ構造？提供する事を目的
とする。
？極めて小となして高集積化が１８ｉ］′能なＭＯＳ
ＦＥＴ ＃＃造を提供する事及び拡散ノーの接合容量
も極めて小となして一連化がｉ’ｉＴ能なＭＯＳＦＥＴ
構造を提供すると共に、これら新構造を全部または一部
に用いたＣ−ＭＯＳ ＦＥＴ構造？提供する事を目的
とする。
上記問題点を解決するために、本発明は、ＳｔＯ。
等の絶縁基板表面に形成されたＳｉ等の半導体膜の図形
状模の側面にゲート部を構成したいわゆる縦型ＭＯＳ型
ＦＥＴを構成する手段をとることを基本とし、該いわゆ
る縦型ＭＯＳＦＥＴ１一部または全部に用いて集積化す
ると共に、Ｃ−ＭＯＳＦＥＴにも適用する手段をとる。
状模の側面にゲート部を構成したいわゆる縦型ＭＯＳ型
ＦＥＴを構成する手段をとることを基本とし、該いわゆ
る縦型ＭＯＳＦＥＴ１一部または全部に用いて集積化す
ると共に、Ｃ−ＭＯＳＦＥＴにも適用する手段をとる。
本発明の如く、Ｓ１０！等の絶縁基板上に形成され２ｓ
＋等の半導体膜の図形状模の側面にゲート部を構成した
いわゆる縦型ＭＯＳＦＥＴを用いることによシ、 （リ ゲート長やゲート巾を基板に垂直に形成されたゲ
ートで定める事ができ、ゲート面積を極めて小となすこ
とができる作用が有り、高集積化できる、 （２） ドレイン部の拡散層をＳｉｎｇ等の絶縁体上
に形成出来、接合容ｔｖ小さくすることができ、高速化
乞計ることができる、 （６）縦型にゲートを構成することによシ小寸法で共通
ゲートを形成でき、Ｃ−ＭＯＳＦＥＴ等の構成が共通ゲ
ートで容易に高集積化できる。
＋等の半導体膜の図形状模の側面にゲート部を構成した
いわゆる縦型ＭＯＳＦＥＴを用いることによシ、 （リ ゲート長やゲート巾を基板に垂直に形成されたゲ
ートで定める事ができ、ゲート面積を極めて小となすこ
とができる作用が有り、高集積化できる、 （２） ドレイン部の拡散層をＳｉｎｇ等の絶縁体上
に形成出来、接合容ｔｖ小さくすることができ、高速化
乞計ることができる、 （６）縦型にゲートを構成することによシ小寸法で共通
ゲートを形成でき、Ｃ−ＭＯＳＦＥＴ等の構成が共通ゲ
ートで容易に高集積化できる。
等の作用がある、
〔実施例〕
以下、実施例により本発明を詳述する。
第１図は本発明の基本構成を示す縦型ＭＯＳＦＥＴのｖ
ｆＴ面図である。すなわち、ＳｔＯ，基板１０表面に形
成されたＳ１膜２の図形状にエツチングされた側面には
、ゲートｓｉｏ、膜５とその上に形成されたポリＳ ｉ
ゲート電極４とによシＭＯＳ型ＦＩＴが構成され、前記
ポリＳｉゲート′成極４の上には導電率を良くするため
にＴｌ５Ｉ模５が形成されて成る。尚、ＭＯＳ型ＦＥＴ
を構成するためのリース及びドレイン拡散１−は、断面
図の世直方向に形成されて成ることとなる。以下の実施
例に於ても同様である。
ｆＴ面図である。すなわち、ＳｔＯ，基板１０表面に形
成されたＳ１膜２の図形状にエツチングされた側面には
、ゲートｓｉｏ、膜５とその上に形成されたポリＳ ｉ
ゲート電極４とによシＭＯＳ型ＦＩＴが構成され、前記
ポリＳｉゲート′成極４の上には導電率を良くするため
にＴｌ５Ｉ模５が形成されて成る。尚、ＭＯＳ型ＦＥＴ
を構成するためのリース及びドレイン拡散１−は、断面
図の世直方向に形成されて成ることとなる。以下の実施
例に於ても同様である。
４２図は本発明の他の基本構成を示す縦型Ｃ−ＭＯＳ
ＦＥＴの断面図である。すなわち、８ｉ０２基板１１
上にＰ型Ｓｉ膜１２、該Ｐ型ＳＩ膜１２上に１−間絶巌
膜１３、該層間絶縁膜１３上にｎ型ＳＩ膜１４が形成さ
れ、これらの図形状模の側面にゲートＳｉｎ、膜１５、
該ゲートＳｉ０．膜１５０表面に共通ゲートとしてポＩ
Ｊ Ｓ ｉゲート電極１６とＴｌ５Ｉ電極１７とが積層
して形成され、Ｐ型Ｓｉｔ漠１２の領域にｎチャネルＭ
ＯＳＦｇＴが、ｎ型ＳＩ膜１４の領域にＰチャネルＭＯ
ＳＦＥＴが形成されてＣ−ＭＯＳ ＦＥＴ 構造を
なしたものである。尚Ｐ型Ｓ！膜１２とｎ型Ｓｔ膜１４
の他の側面にゲート領域な形成することもできる。
ＦＥＴの断面図である。すなわち、８ｉ０２基板１１
上にＰ型Ｓｉ膜１２、該Ｐ型ＳＩ膜１２上に１−間絶巌
膜１３、該層間絶縁膜１３上にｎ型ＳＩ膜１４が形成さ
れ、これらの図形状模の側面にゲートＳｉｎ、膜１５、
該ゲートＳｉ０．膜１５０表面に共通ゲートとしてポＩ
Ｊ Ｓ ｉゲート電極１６とＴｌ５Ｉ電極１７とが積層
して形成され、Ｐ型Ｓｉｔ漠１２の領域にｎチャネルＭ
ＯＳＦｇＴが、ｎ型ＳＩ膜１４の領域にＰチャネルＭＯ
ＳＦＥＴが形成されてＣ−ＭＯＳ ＦＥＴ 構造を
なしたものである。尚Ｐ型Ｓ！膜１２とｎ型Ｓｔ膜１４
の他の側面にゲート領域な形成することもできる。
第３図は、本発明による縦型ＭＯＳＦＥＴと、Ｓｉ基板
を用いた場合に横型ＭＯＳＦＥＴとをノ＼イブリッドで
集積化した例である。すなわち、Ｓｉ基板２１の表面に
はフィールドＳｉ０．膜２２が形成され、該フィールド
Ｓ ｉ Ｏ！膜２２上にＳＩ模２３が形成され、該Ｓ１
膜２６の側面と、前記フィールドＳｉ０．膜に開けられ
た窓内にゲートＳＩＯ，膜２４とその表面にポリＳｉゲ
ート電極２５を設けて、該ポリＳｉゲート電極２５は前
記Ｓｉ基板２１の表面に横型に形成したＭＯＳ ＦＥＴ
のゲート′成極となると共に、前記Ｓｉ膜２３にの側面
に形成したゲート電極ともなるいわゆる共通ゲーテとし
て構成される。尚、Ｔｌ５Ｉ電極２６はボＩＪ Ｓ ｉ
ゲート電極２５の表面に電極配線の低抵抗化を目的に形
成したものである。本則ではＳＩ基板２１０表面にｎチ
ャネルＭＯＳＦＥＴを横型に、Ｓ１膜２３の側面にＰチ
ャネルＭＯＳＦＥＴ＞＠縦型に形成してＣ−ＭＯＳｇ造
となしたものであるが、Ｓｔ基板上のＭＯＳ ＦＦ１
ＴとｓＩ）！側面のＭＯＳ ＦＥＴとは同一チャネル
のＭＯＳＦＥＴとなしても良い。
を用いた場合に横型ＭＯＳＦＥＴとをノ＼イブリッドで
集積化した例である。すなわち、Ｓｉ基板２１の表面に
はフィールドＳｉ０．膜２２が形成され、該フィールド
Ｓ ｉ Ｏ！膜２２上にＳＩ模２３が形成され、該Ｓ１
膜２６の側面と、前記フィールドＳｉ０．膜に開けられ
た窓内にゲートＳＩＯ，膜２４とその表面にポリＳｉゲ
ート電極２５を設けて、該ポリＳｉゲート電極２５は前
記Ｓｉ基板２１の表面に横型に形成したＭＯＳ ＦＥＴ
のゲート′成極となると共に、前記Ｓｉ膜２３にの側面
に形成したゲート電極ともなるいわゆる共通ゲーテとし
て構成される。尚、Ｔｌ５Ｉ電極２６はボＩＪ Ｓ ｉ
ゲート電極２５の表面に電極配線の低抵抗化を目的に形
成したものである。本則ではＳＩ基板２１０表面にｎチ
ャネルＭＯＳＦＥＴを横型に、Ｓ１膜２３の側面にＰチ
ャネルＭＯＳＦＥＴ＞＠縦型に形成してＣ−ＭＯＳｇ造
となしたものであるが、Ｓｔ基板上のＭＯＳ ＦＦ１
ＴとｓＩ）！側面のＭＯＳ ＦＥＴとは同一チャネル
のＭＯＳＦＥＴとなしても良い。
第４図は本発明の他の実施例としての縦型Ｃ−ＭＯＳＦ
ＥＴの断面図である。すなわち、ＳＩＯ！基板３１の表
面に、Ｐ型ｓｉ膜３２とｎ型Ｓｊ膜６６とを分離して形
成し、互に向かい合った側面にゲートＳＩＯ，膜３４を
形ｂ２ Ｌ、互の間隙をポリＳｉゲート電極５５で埋め
て共通ゲートとなし、その上にＴ Ｉ Ｓ ｉ ’ｄｔ
極６６を形成したものひある。
ＥＴの断面図である。すなわち、ＳＩＯ！基板３１の表
面に、Ｐ型ｓｉ膜３２とｎ型Ｓｊ膜６６とを分離して形
成し、互に向かい合った側面にゲートＳＩＯ，膜３４を
形ｂ２ Ｌ、互の間隙をポリＳｉゲート電極５５で埋め
て共通ゲートとなし、その上にＴ Ｉ Ｓ ｉ ’ｄｔ
極６６を形成したものひある。
第５図は本発明による共通ゲート縦型Ｃ−ＭＯＳＦＥＴ
の他の実施例馨示すｙｆＩ面図であり、ＳｔＯ。
の他の実施例馨示すｙｆＩ面図であり、ＳｔＯ。
基板４１の表面にｎ型Ｓｔ膜４２とＰ型Ｓｉ膜４３とを
宮むＳｉ膜を形成し、互に合い対する側面にゲートＳｉ
０．膜４５を形成し、Ｓｉ膜の上にはフィールドＳｉ０
．［４４を形成し、各々のゲート部に共用する共通ゲー
トとしてポリＳｉゲート電極４６を形成し、その上にＴ
ｉ１ｌ電極４７を形成したものである。
宮むＳｉ膜を形成し、互に合い対する側面にゲートＳｉ
０．膜４５を形成し、Ｓｉ膜の上にはフィールドＳｉ０
．［４４を形成し、各々のゲート部に共用する共通ゲー
トとしてポリＳｉゲート電極４６を形成し、その上にＴ
ｉ１ｌ電極４７を形成したものである。
第６図は本発明による縦型ＭＯＳＦＥＴの他の実施例を
示す断面図であり、Ｓｉｎ、基板５１の表面にはソース
となるソースＳｉ膜５２、基板となるＳｔ膜５３とドレ
インとなるドレインＳｉ［５４が積層−シて形成され、
これらのＳ１膜の１ｌｌｌ１面にゲートｓｔｏ、膜、５
５、ポリＳｉゲート電極５０とＴｉ１ｌ電極５７が積層
−シて形成されて成る。本例の場合、ＭＯＳ型ＦＥＴの
チャネル長は＝ ９ − Ｓｉ膜の膜厚によって定める事ができる。
示す断面図であり、Ｓｉｎ、基板５１の表面にはソース
となるソースＳｉ膜５２、基板となるＳｔ膜５３とドレ
インとなるドレインＳｉ［５４が積層−シて形成され、
これらのＳ１膜の１ｌｌｌ１面にゲートｓｔｏ、膜、５
５、ポリＳｉゲート電極５０とＴｉ１ｌ電極５７が積層
−シて形成されて成る。本例の場合、ＭＯＳ型ＦＥＴの
チャネル長は＝ ９ − Ｓｉ膜の膜厚によって定める事ができる。
尚、本実施例では石英等のＳ Ｉ Ｏ，基板を基板とし
て用いる事を主として記したが、基板はサファイヤ等の
絶縁体であっても良いことは云うまでもない。
て用いる事を主として記したが、基板はサファイヤ等の
絶縁体であっても良いことは云うまでもない。
本発明の如く、絶縁体上に縦型ＭＯＳＦＥＴを形成する
事により、 （リ 高集積化が容易となる （２）高速化を計ることができる （３） Ｃ−Ｍ ＯＳ化が共通ゲートの適用により容
易となり、旦つラッチ・アップの防止にもつながる 等の効果がある。
事により、 （リ 高集積化が容易となる （２）高速化を計ることができる （３） Ｃ−Ｍ ＯＳ化が共通ゲートの適用により容
易となり、旦つラッチ・アップの防止にもつながる 等の効果がある。
＠１図乃至第６図は本発明の実施例な示す縦型ＭＯＳＦ
ＥＴ及びＣ−ＭＯＳ ＦＥＴの断面図を、第７図及び
第８図は従来技術による横型ＭＯＳＦＥＴ及びＣ−ＭＯ
Ｓ ＦＥＴのＩ断面図を示す。 −１０＝ １、１１．５１．４１．５１・・・・・・Ｓ１０．基板
２．２．５．５３・・・囮・・・・・・・・・・・・・
・・・・５ｉＪＩ１１２、５２．４５・・・・・・・・
・・・・・・・・・・・・Ｐ型Ｓｔ膜１４、５３．４２
・・・・・・・・・・・・・・・・・・・・・ｎ１ｊ１
ｓ を膜５．１５，２４，３４，４５，５５，６３．７
６−・・ゲートＳ １０．膜４．１６，２５，５５，４
６，５６，６４．７７・・・ポリｓ１ゲート電極５．１
７，２６，５６，４７，５７，６５．７８−Ｔｉ５１’
４極１６・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・層間絶縁膜２２
、４４．６２． ７３・・・・・・・・・・・・フィー
ルド５ｔｏｏｄ５２・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・ソー
スＳ ｌ膜５４・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・ドレイン
Ｓｔ膜６１．７１・・・・・・・・・・・・・・・・・
・・・・・・・叫・・Ｓｉ基板６６・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・拡故層７４・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・ｎ
十拡散層７５・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・Ｐ十拡散層。 以上 出願人 セイコーエプソン株式会社 第１図 ｎブｙ＞１し Ｍ（＋５１’εＴ 第３図 第４図 第５図 第６図
ＥＴ及びＣ−ＭＯＳ ＦＥＴの断面図を、第７図及び
第８図は従来技術による横型ＭＯＳＦＥＴ及びＣ−ＭＯ
Ｓ ＦＥＴのＩ断面図を示す。 −１０＝ １、１１．５１．４１．５１・・・・・・Ｓ１０．基板
２．２．５．５３・・・囮・・・・・・・・・・・・・
・・・・５ｉＪＩ１１２、５２．４５・・・・・・・・
・・・・・・・・・・・・Ｐ型Ｓｔ膜１４、５３．４２
・・・・・・・・・・・・・・・・・・・・・ｎ１ｊ１
ｓ を膜５．１５，２４，３４，４５，５５，６３．７
６−・・ゲートＳ １０．膜４．１６，２５，５５，４
６，５６，６４．７７・・・ポリｓ１ゲート電極５．１
７，２６，５６，４７，５７，６５．７８−Ｔｉ５１’
４極１６・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・層間絶縁膜２２
、４４．６２． ７３・・・・・・・・・・・・フィー
ルド５ｔｏｏｄ５２・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・ソー
スＳ ｌ膜５４・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・ドレイン
Ｓｔ膜６１．７１・・・・・・・・・・・・・・・・・
・・・・・・・叫・・Ｓｉ基板６６・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・拡故層７４・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・ｎ
十拡散層７５・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・Ｐ十拡散層。 以上 出願人 セイコーエプソン株式会社 第１図 ｎブｙ＞１し Ｍ（＋５１’εＴ 第３図 第４図 第５図 第６図
Claims (2)
- （１）ＳｉＯ＿２等の絶縁基板表面に形成されたＳｉ等
の半導体膜の図形状模の少くとも側面にはゲート絶縁膜
とゲート電極が形成されておりＭＯＳ型ＦＥＴを構成し
て成る事を特徴とする半導体装置。 - （２）ＳｉＯ＿２等の絶縁基板表面に形成されたＳｉ等
の半導体膜の図形状膜の少くとも側面にはゲート絶縁膜
とゲート電極が形成されたＭＯＳ型ＦＥＴを積層あるい
はラテラルに配置してＣ−ＭＯＳＦＥＴ構造となす事を
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61085567A JPS62242352A (ja) | 1986-04-14 | 1986-04-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61085567A JPS62242352A (ja) | 1986-04-14 | 1986-04-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62242352A true JPS62242352A (ja) | 1987-10-22 |
Family
ID=13862385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61085567A Pending JPS62242352A (ja) | 1986-04-14 | 1986-04-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62242352A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0442969A (ja) * | 1990-06-06 | 1992-02-13 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH04192458A (ja) * | 1990-11-26 | 1992-07-10 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1986
- 1986-04-14 JP JP61085567A patent/JPS62242352A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0442969A (ja) * | 1990-06-06 | 1992-02-13 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH04192458A (ja) * | 1990-11-26 | 1992-07-10 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
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