JPH04162771A - Ｍ０ｓ型半導体装置 - Google Patents
Ｍ０ｓ型半導体装置Info
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- JPH04162771A JPH04162771A JP2289412A JP28941290A JPH04162771A JP H04162771 A JPH04162771 A JP H04162771A JP 2289412 A JP2289412 A JP 2289412A JP 28941290 A JP28941290 A JP 28941290A JP H04162771 A JPH04162771 A JP H04162771A
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 229910052751 metal Inorganic materials 0.000 claims abstract description 18
- 239000002184 metal Substances 0.000 claims abstract description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 14
- 229920005591 polysilicon Polymers 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 6
- 239000010703 silicon Substances 0.000 claims abstract description 6
- 238000002844 melting Methods 0.000 claims description 3
- 230000008018 melting Effects 0.000 claims description 3
- 238000010276 construction Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 51
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はＭＯＳ型半導体装置に関する。
［従来の技術］
ポリシリコンをゲートに用いたＭＯＳ型トランジスタで
は、ポリシリコンの抵抗率が高いため、高速動作を行う
ことが難しい。そこでこの問題を解決するため、特開昭
６２−１９６８６４号公報には、ポリシリコンゲートを
用いたＭＯＳ型トランジスタと金属ゲートを用いたＭＯ
Ｓ型トランジスタとを同一の半導体基板に集積化したも
のが開示されている。上記公報に開示された半導体装置
では、両トランジスタのゲート絶縁層の厚さは互いに等
しくなっている。
は、ポリシリコンの抵抗率が高いため、高速動作を行う
ことが難しい。そこでこの問題を解決するため、特開昭
６２−１９６８６４号公報には、ポリシリコンゲートを
用いたＭＯＳ型トランジスタと金属ゲートを用いたＭＯ
Ｓ型トランジスタとを同一の半導体基板に集積化したも
のが開示されている。上記公報に開示された半導体装置
では、両トランジスタのゲート絶縁層の厚さは互いに等
しくなっている。
［解決しようとする課題］
したがって、ポリシリコンゲートを用いたＭＯＳ型トラ
ンジスタの電源電圧を金属ゲートを用いたＭＯＳ型トラ
ンジスタの電源電圧よりも高くした場合には、ゲート絶
縁層の絶縁破壊電圧はポリシリコンゲートを用いたＭＯ
Ｓ型トランジスタによって決まる。そのため、ゲート絶
縁層の厚さはポリシリコンゲートを用いたＭＯＳ型トラ
ンジスタによって制限されることになり、金属ゲートを
用いたＭＯＳ型トランジスタの高速動作が妨げられてい
た。
ンジスタの電源電圧を金属ゲートを用いたＭＯＳ型トラ
ンジスタの電源電圧よりも高くした場合には、ゲート絶
縁層の絶縁破壊電圧はポリシリコンゲートを用いたＭＯ
Ｓ型トランジスタによって決まる。そのため、ゲート絶
縁層の厚さはポリシリコンゲートを用いたＭＯＳ型トラ
ンジスタによって制限されることになり、金属ゲートを
用いたＭＯＳ型トランジスタの高速動作が妨げられてい
た。
本発明の目的は、ポリシリコンゲートを用いたＭＯＳ型
トランジスタと金属ゲートを用いたＭＯＳ型トランジス
タとを同一の半導体基板に形成したとき、金属ゲートを
用いたＭＯＳ型トランジスタの高速動作を達成すること
である。
トランジスタと金属ゲートを用いたＭＯＳ型トランジス
タとを同一の半導体基板に形成したとき、金属ゲートを
用いたＭＯＳ型トランジスタの高速動作を達成すること
である。
［課題を解決するための手段〕
本発明は、ポリシリコンゲートを用いたＭＯＳ型トラン
ジスタのゲート絶縁層を金属ゲートを用いたＭＯＳ型ト
ランジスタのゲート絶縁層よりも厚くしたものである。
ジスタのゲート絶縁層を金属ゲートを用いたＭＯＳ型ト
ランジスタのゲート絶縁層よりも厚くしたものである。
［実施例］
第１図（Ａ）〜（Ｇ）は、本発明におけるＭ Ｏ８型半
導体装置の製造プロセスを示した断面図である。
導体装置の製造プロセスを示した断面図である。
第１図（Ｇ）において、１１はシリコン基板、１２は第
１のゲート絶縁層、１４はＬＯＣＯ３（Ｌｏｃａｌ ０
ｘｉｄａｔｉｏｎ ）構造のフィールド絶縁層、１５は
ポリシリコンを用いた第１のゲート電極、１６は第１の
ゲート電極１５と同時に形成される第１の配線層、１７
は第２のゲート絶縁層、１８および１９は酸化シリコン
層、２０はモリブデンやチタン等の高融点金属を用いた
第２のゲート電極、２１は第２のゲート電極２０と同時
に形成される第２の配線層、２２は第１のソース・ドレ
イン、２３は第２のソース・ドレイン、２４は層間絶縁
層、２５はアルミニウムを用いた第３の配線層である。
１のゲート絶縁層、１４はＬＯＣＯ３（Ｌｏｃａｌ ０
ｘｉｄａｔｉｏｎ ）構造のフィールド絶縁層、１５は
ポリシリコンを用いた第１のゲート電極、１６は第１の
ゲート電極１５と同時に形成される第１の配線層、１７
は第２のゲート絶縁層、１８および１９は酸化シリコン
層、２０はモリブデンやチタン等の高融点金属を用いた
第２のゲート電極、２１は第２のゲート電極２０と同時
に形成される第２の配線層、２２は第１のソース・ドレ
イン、２３は第２のソース・ドレイン、２４は層間絶縁
層、２５はアルミニウムを用いた第３の配線層である。
第１のゲート絶縁層１２、第１のゲート電極１５および
第１のソース・ドレイン２２は第１のＭＯＳ型トランジ
スタを構成するものであり、第２のゲート絶縁層１７、
第２のゲート電極２０およびＷ＆２のソース・ドレイン
２３は第２のＭＯＳ型トランジスタを構成するものであ
る。
第１のソース・ドレイン２２は第１のＭＯＳ型トランジ
スタを構成するものであり、第２のゲート絶縁層１７、
第２のゲート電極２０およびＷ＆２のソース・ドレイン
２３は第２のＭＯＳ型トランジスタを構成するものであ
る。
つぎに、第１図（Ａ）〜（Ｇ）を参照して、製造プロセ
スの説明をする。
スの説明をする。
（Ａ）ＬＯＧＯ８構造（７）フィーにド絶縁層１４を形
成した後、シリコン半導体基板１１の表面を熱酸化して
、酸化シリコン層１２（第１のゲート絶縁層）および１
３を形成する。この酸化シリコン層１２（第１のゲート
絶縁層）および１３の厚さは１１００ｎである。
成した後、シリコン半導体基板１１の表面を熱酸化して
、酸化シリコン層１２（第１のゲート絶縁層）および１
３を形成する。この酸化シリコン層１２（第１のゲート
絶縁層）および１３の厚さは１１００ｎである。
（Ｂ）全面にポリシリコン層を形成した後、これを選択
的にエツチングして、第１のゲート電極１５および第１
の配線層１６を形成する。第１のゲート電極１５および
第１の配線層１６は、同一工程で同時に形成される。
的にエツチングして、第１のゲート電極１５および第１
の配線層１６を形成する。第１のゲート電極１５および
第１の配線層１６は、同一工程で同時に形成される。
（Ｃ）酸化シリコン層１３をエツチングして、シリコン
基板１１表面を露出させる。
基板１１表面を露出させる。
（Ｄ）熱酸化処理を行い、酸化シリコン層（第２のゲー
ト絶縁層）１７を形成する。この第２のゲート絶縁層１
７の厚さは２５ｎｍである。この熱酸化処理により、第
１のゲート電極１５および第１の配線層１６の表面も酸
化され、酸化シリコン層１８および１９が形成される。
ト絶縁層）１７を形成する。この第２のゲート絶縁層１
７の厚さは２５ｎｍである。この熱酸化処理により、第
１のゲート電極１５および第１の配線層１６の表面も酸
化され、酸化シリコン層１８および１９が形成される。
（Ｅ）全面にモリブデンやチタン等の高融点金属層を形
成した後、これを選択的にエツチングしてして、第２の
ゲート電極２０および第２の配線層２１を形成する。第
２のゲート電極２０および第２の配線層２１は、同一工
程で同時に形成される。
成した後、これを選択的にエツチングしてして、第２の
ゲート電極２０および第２の配線層２１を形成する。第
２のゲート電極２０および第２の配線層２１は、同一工
程で同時に形成される。
（Ｆ）第１のゲート電極１５および第２のゲート電極２
０をマスクに用いて不純物（リン、ヒ素等）のイオン注
入を行い、第１のソース・ドレイン２２および第２のソ
ース・ドレイン２３を形成する。つぎに、ＣＶＤ法によ
りＰＳＧ （リンをドープしたシリケイトガラス）を全
面に形成し、層間絶縁層２４を形成する。
０をマスクに用いて不純物（リン、ヒ素等）のイオン注
入を行い、第１のソース・ドレイン２２および第２のソ
ース・ドレイン２３を形成する。つぎに、ＣＶＤ法によ
りＰＳＧ （リンをドープしたシリケイトガラス）を全
面に形成し、層間絶縁層２４を形成する。
（Ｇ）第１のゲート絶縁層１２、第２のゲート絶縁層１
７および層間絶縁層２４を選択的にエツチングしてコン
タクトホールを形成する。引き続きアルミニウムを全面
に形成し、これを選択的にエツチングしてして、第３の
配線層２５を形成する。
７および層間絶縁層２４を選択的にエツチングしてコン
タクトホールを形成する。引き続きアルミニウムを全面
に形成し、これを選択的にエツチングしてして、第３の
配線層２５を形成する。
以上のようにして、第１図（Ｇ）に示すＭＯＳ型半導体
装置が作成される。
装置が作成される。
ところで、第１のＭＯＳ型トランジスタはアナログ回路
用に用いられ、第２のＭＯＳ型トランジスタは高速動作
を要求されるデジタル回路用に用いられる。そして、第
１のＭＯＳ型トランジスタの電源電圧（例えば＋５Ｖ）
は、第２のＭＯＳ型トランジスタの電源電圧（例えば±
１５■）の数倍以上である。したがって、第１のゲート
絶縁層１２および第２のゲート絶縁層１７に、ゲート絶
縁層の絶縁破壊が生じない最大電界が印加されるよう各
電源電圧を設定すると、第１のゲート絶縁層１２の層厚
は第２のゲート絶縁層１７の層厚の数倍以上必要になる
。−膜内にポリシリコンゲートに対する上記最大電界は
約３ＭＶ／ｃｍ、金属ゲートに対する上記最大電界は約
２ Ｍ Ｖ ／ ｃ ｍであることを考慮すると、第１
のゲート絶縁層１２の層厚は第２のゲート絶縁層１７の
層厚の少なくとも２倍以上であることが好ましい。
用に用いられ、第２のＭＯＳ型トランジスタは高速動作
を要求されるデジタル回路用に用いられる。そして、第
１のＭＯＳ型トランジスタの電源電圧（例えば＋５Ｖ）
は、第２のＭＯＳ型トランジスタの電源電圧（例えば±
１５■）の数倍以上である。したがって、第１のゲート
絶縁層１２および第２のゲート絶縁層１７に、ゲート絶
縁層の絶縁破壊が生じない最大電界が印加されるよう各
電源電圧を設定すると、第１のゲート絶縁層１２の層厚
は第２のゲート絶縁層１７の層厚の数倍以上必要になる
。−膜内にポリシリコンゲートに対する上記最大電界は
約３ＭＶ／ｃｍ、金属ゲートに対する上記最大電界は約
２ Ｍ Ｖ ／ ｃ ｍであることを考慮すると、第１
のゲート絶縁層１２の層厚は第２のゲート絶縁層１７の
層厚の少なくとも２倍以上であることが好ましい。
［効果］
本発明では、ポリシリコンゲートを用いたＭＯＳ型トラ
ンジスタのゲート絶縁層を金属ゲートを用いたＭＯＳ型
トランジスタのゲート絶縁層よりも厚くしたため、金属
ゲートを用いたＭＯＳ型トランジスタの高速動作が達成
できる。
ンジスタのゲート絶縁層を金属ゲートを用いたＭＯＳ型
トランジスタのゲート絶縁層よりも厚くしたため、金属
ゲートを用いたＭＯＳ型トランジスタの高速動作が達成
できる。
第１図（Ａ）〜（Ｇ）は本発明におけるＭＯＳ型半導体
装置の製造プロセスを示した断面図である。 １１・・・・・・半導体基板 １２・・・・・・第１のゲート絶縁層 １５・・・・・・第１のゲート電極 １７・・・・・・第２のゲート絶縁層 ２０・・・・・・第２のゲート電極 以上 出願人 株式会社 精工舎 日本プレシジョン・ サーキッソ株式会社 代理人 弁理士 松田和子 第 １図（Ａ）
装置の製造プロセスを示した断面図である。 １１・・・・・・半導体基板 １２・・・・・・第１のゲート絶縁層 １５・・・・・・第１のゲート電極 １７・・・・・・第２のゲート絶縁層 ２０・・・・・・第２のゲート電極 以上 出願人 株式会社 精工舎 日本プレシジョン・ サーキッソ株式会社 代理人 弁理士 松田和子 第 １図（Ａ）
Claims (3)
- （１）シリコン基板上に形成された第１のゲート絶縁層
と上記第１のゲート絶縁層上に形成された第１のゲート
電極とを有する第１のＭＯＳ型トランジスタと、 上記シリコン基板上に形成された第２のゲート絶縁層と
上記第２のゲート絶縁層上に形成された第２のゲート電
極とを有する第２のＭＯＳ型トランジスタと からなり、 上記第１のゲート電極はポリシリコンを用いて形成され
、 上記第２のゲート電極は金属を用いて形成され上記第１
のゲート絶縁層の層厚は上記第２のゲート絶縁層の層厚
よりも厚く形成され ているＭＯＳ型半導体装置。 - （２）上記第１のゲート絶縁層の層厚は上記第２のゲー
ト絶縁層の層厚の２倍以上である請求項１記載のＭＯＳ
型半導体装置。 - （３）上記第２のゲート電極は高融点金属を用いて形成
されている 請求項１記載のＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289412A JPH04162771A (ja) | 1990-10-26 | 1990-10-26 | Ｍ０ｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289412A JPH04162771A (ja) | 1990-10-26 | 1990-10-26 | Ｍ０ｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04162771A true JPH04162771A (ja) | 1992-06-08 |
Family
ID=17742909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2289412A Pending JPH04162771A (ja) | 1990-10-26 | 1990-10-26 | Ｍ０ｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04162771A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5905291A (en) * | 1994-07-25 | 1999-05-18 | Seiko Instruments Inc. | MISFET semiconductor integrated circuit device |
| US6333223B1 (en) | 1998-12-25 | 2001-12-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6432776B1 (en) | 1999-08-23 | 2002-08-13 | Nec Corporation | Method of manufacturing semiconductor device |
| US6991948B2 (en) | 2003-11-05 | 2006-01-31 | Solid State Measurements, Inc. | Method of electrical characterization of a silicon-on-insulator (SOI) wafer |
| US7327155B2 (en) | 2005-11-17 | 2008-02-05 | Solid State Measurements, Inc. | Elastic metal gate MOS transistor for surface mobility measurement in semiconductor materials |
| DE102014111140A1 (de) * | 2014-08-05 | 2016-02-11 | Infineon Technologies Austria Ag | Halbleitervorrichtung mit Feldeffektstrukturen mit verschiedenen Gatematerialien und Verfahren zur Herstellung davon |
-
1990
- 1990-10-26 JP JP2289412A patent/JPH04162771A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5905291A (en) * | 1994-07-25 | 1999-05-18 | Seiko Instruments Inc. | MISFET semiconductor integrated circuit device |
| US6333223B1 (en) | 1998-12-25 | 2001-12-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6462386B2 (en) | 1998-12-25 | 2002-10-08 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6509225B2 (en) | 1998-12-25 | 2003-01-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6432776B1 (en) | 1999-08-23 | 2002-08-13 | Nec Corporation | Method of manufacturing semiconductor device |
| US6991948B2 (en) | 2003-11-05 | 2006-01-31 | Solid State Measurements, Inc. | Method of electrical characterization of a silicon-on-insulator (SOI) wafer |
| US7327155B2 (en) | 2005-11-17 | 2008-02-05 | Solid State Measurements, Inc. | Elastic metal gate MOS transistor for surface mobility measurement in semiconductor materials |
| DE102014111140A1 (de) * | 2014-08-05 | 2016-02-11 | Infineon Technologies Austria Ag | Halbleitervorrichtung mit Feldeffektstrukturen mit verschiedenen Gatematerialien und Verfahren zur Herstellung davon |
| US9773706B2 (en) | 2014-08-05 | 2017-09-26 | Infineon Technologies Austria Ag | Semiconductor device having field-effect structures with different gate materials, and method for manufacturing thereof |
| DE102014111140B4 (de) | 2014-08-05 | 2019-08-14 | Infineon Technologies Austria Ag | Halbleitervorrichtung mit Feldeffektstrukturen mit verschiedenen Gatematerialien und Verfahren zur Herstellung davon |
| US10693000B2 (en) | 2014-08-05 | 2020-06-23 | Infineon Technologies Austria Ag | Semiconductor device having field-effect structures with different gate materials |
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