JPS63102355A - 相補型電界効果トランジスタ装置 - Google Patents
相補型電界効果トランジスタ装置Info
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- JPS63102355A JPS63102355A JP61248807A JP24880786A JPS63102355A JP S63102355 A JPS63102355 A JP S63102355A JP 61248807 A JP61248807 A JP 61248807A JP 24880786 A JP24880786 A JP 24880786A JP S63102355 A JPS63102355 A JP S63102355A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
相補型電界効果トランジスタ装置（以下、ＣＭＯＳ）を
構成する２種のＭＯＳ）ランジスタの内、例えばｐチャ
ネルＭＯＳトランジスタを共通ゲート電橋の側面を囲む
ポリＳｉサイドウオールに形成する。
構成する２種のＭＯＳ）ランジスタの内、例えばｐチャ
ネルＭＯＳトランジスタを共通ゲート電橋の側面を囲む
ポリＳｉサイドウオールに形成する。
共通ゲート電橋上に重ねたポリＳｉＨにＭＯＳトランジ
スタを形成する公知の構造に較べ、チャネル領域の長さ
を大とすることが可能なので、製造工程中の熱処理によ
ってＳ／Ｄ領域から不純物がチャネル領域に拡散しても
、必要なチャネル長は確保される。
スタを形成する公知の構造に較べ、チャネル領域の長さ
を大とすることが可能なので、製造工程中の熱処理によ
ってＳ／Ｄ領域から不純物がチャネル領域に拡散しても
、必要なチャネル長は確保される。
ポリＳｉサイドウオールに導電性接続設ける方法も開示
される。
される。
本発明はＣＭＯＳの構造に関わり、特に一方の導電型の
トランジスタをポリＳｉ層に形成した０ＭＯ３構造に関
わる。
トランジスタをポリＳｉ層に形成した０ＭＯ３構造に関
わる。
ＣＭＯＳは電力消費がきわめて少ない特徴を有し、集積
回路装置として多方面に利用されているが、ｐチャネル
、ｎチャネル両方のＭＯＳ）ランジスタの組み合わせな
ので、ｎチャネルトランジスタをｐウェルに形成する構
造では、占有面積が大になるだけでなく、ランチアンプ
発生の問題もあって、小型化、高密化が困難であった。
回路装置として多方面に利用されているが、ｐチャネル
、ｎチャネル両方のＭＯＳ）ランジスタの組み合わせな
ので、ｎチャネルトランジスタをｐウェルに形成する構
造では、占有面積が大になるだけでなく、ランチアンプ
発生の問題もあって、小型化、高密化が困難であった。
そのため、ウェルを使用せずに異なる導電型のＭＯＳト
ランジスタを形成し、高集積を可能ならしめようとする
試みがなされており、ＣＭＯＳインバータを立体的に構
成する技術がいくつか提案されている。
ランジスタを形成し、高集積を可能ならしめようとする
試みがなされており、ＣＭＯＳインバータを立体的に構
成する技術がいくつか提案されている。
これとは別に、本発明に利用される技術であるポリＳｉ
サイドウオールの形成技術が開発されている。これはＭ
ＯＳ）ランジスタのゲート電極の側面、或いは異方性エ
ツチングによって掘削した溝の側面のような垂直面にポ
リ３ｉ層を選択的に被着形成する技術であって、被覆性
の良いＣＶＤ法で基板全面にポリ５ｉＪｉを堆積した後
、反応性イオンエツチング（以下、ＲＩ Ｅ）を施すと
、基板の垂直方向の厚みが大である部分即ち垂直面に被
着した部分のポリＳｉ層が残され、結果的に垂直面にの
みポリＳｉ層が被着した形となるものである。
サイドウオールの形成技術が開発されている。これはＭ
ＯＳ）ランジスタのゲート電極の側面、或いは異方性エ
ツチングによって掘削した溝の側面のような垂直面にポ
リ３ｉ層を選択的に被着形成する技術であって、被覆性
の良いＣＶＤ法で基板全面にポリ５ｉＪｉを堆積した後
、反応性イオンエツチング（以下、ＲＩ Ｅ）を施すと
、基板の垂直方向の厚みが大である部分即ち垂直面に被
着した部分のポリＳｉ層が残され、結果的に垂直面にの
みポリＳｉ層が被着した形となるものである。
この技術はＵ字型溝に素子を形成する場合や、Ｓ ／
Ｄ 領域をＬＤＤ構造とする場合等に利用され、１亥ポ
リＳｉ層はサイドウオールと呼ばれている。
Ｄ 領域をＬＤＤ構造とする場合等に利用され、１亥ポ
リＳｉ層はサイドウオールと呼ばれている。
ＣＭ ＯＳの代表的な回路であるインバータ回路は第３
図（ａ）に示されている。両トランジスタのゲートはい
づれも入力端子に接続されるので、これを共通化するこ
とは可能であり、１個のゲート電極を挟んでその上下に
ｐチャネル、ｎチャネルのトランジスタを設けるという
構成は、例えば特公昭４７−４０１４３号公報、特公昭
５０−３６３５１号公報などに開示されている。
図（ａ）に示されている。両トランジスタのゲートはい
づれも入力端子に接続されるので、これを共通化するこ
とは可能であり、１個のゲート電極を挟んでその上下に
ｐチャネル、ｎチャネルのトランジスタを設けるという
構成は、例えば特公昭４７−４０１４３号公報、特公昭
５０−３６３５１号公報などに開示されている。
これ等の先行技術では、上方に重ねられるＭＯＳトラン
ジスタはポリ５ｉＦｉに形成されるが、その公報の記事
或いは図面では、ポリＳｉ）ランジスタのチャネル領域
の長さには注意は払われていない。
ジスタはポリ５ｉＦｉに形成されるが、その公報の記事
或いは図面では、ポリＳｉ）ランジスタのチャネル領域
の長さには注意は払われていない。
第３図（ｂｌにはｐチャネルトランジスタをポリＳｉ層
に形成したＣＭＯＳインバータの典型的な構造が例示さ
れており、３０はｐ型り１７ｊ板、３１は共通ゲート電
極、３２はｎチャネルトランジスタのＳ／Ｄｔ頁域、３
３はポリＳｉ）ランジスタのＳ／Ｄ領域、３４は同チャ
ネル領域、３５．３６は夫々のトランジスタのゲート絶
縁膜である。
に形成したＣＭＯＳインバータの典型的な構造が例示さ
れており、３０はｐ型り１７ｊ板、３１は共通ゲート電
極、３２はｎチャネルトランジスタのＳ／Ｄｔ頁域、３
３はポリＳｉ）ランジスタのＳ／Ｄ領域、３４は同チャ
ネル領域、３５．３６は夫々のトランジスタのゲート絶
縁膜である。
ポリＳｉ内では不純物の拡散は速やかに進行する。その
ため製造工程中に受ける熱処理によりＳ／Ｄ領域の不純
物がチャネル領域に拡散し、チャネル長を減することが
起こる。熱処理が７５０℃以下であれば殆ど問題は無い
が、現実には９００℃程度の熱処理を受ける工程が存在
する。
ため製造工程中に受ける熱処理によりＳ／Ｄ領域の不純
物がチャネル領域に拡散し、チャネル長を減することが
起こる。熱処理が７５０℃以下であれば殆ど問題は無い
が、現実には９００℃程度の熱処理を受ける工程が存在
する。
従って、積み重ね型のＣＭＯＳではポリＳｉトランジス
タのチャネル長が工程中に縮小されるので、予め長目に
チャネル領域を用意しておくことが必要となるが、第３
図（ｂｌのように、両トランジスタのチャネル方向を同
じにした積み重ね構造では、チャネル領域を十分長く取
れない場合がある。
タのチャネル長が工程中に縮小されるので、予め長目に
チャネル領域を用意しておくことが必要となるが、第３
図（ｂｌのように、両トランジスタのチャネル方向を同
じにした積み重ね構造では、チャネル領域を十分長く取
れない場合がある。
この問題を解決するために、チャネル方向を互いに直交
するものとしたり、ポリＳｉＮをレーザアニール等で単
結晶化するといったことが考えられているが、いづれも
工程の増加や複雑化を伴うものである。
するものとしたり、ポリＳｉＮをレーザアニール等で単
結晶化するといったことが考えられているが、いづれも
工程の増加や複雑化を伴うものである。
ポリＳｉ層に形成されるＭＯＳ）ランジスタのチャネル
領域の長さを十分確保するために、本発明では共通ゲー
トの側面に絶縁膜を介してポリＳｉのサイドウオールを
形成し、そこに一方のＭＯＳトランジスタが形成される
。
領域の長さを十分確保するために、本発明では共通ゲー
トの側面に絶縁膜を介してポリＳｉのサイドウオールを
形成し、そこに一方のＭＯＳトランジスタが形成される
。
ゲート絶縁膜の周囲に形成されるポリＳｉのサイドウオ
ールは十分な長さがあり、Ｓ ／ Ｄ ＳＪｉ域からの
拡散を見込んで必要な長さのチャネル領域を設定するこ
とが出来る。
ールは十分な長さがあり、Ｓ ／ Ｄ ＳＪｉ域からの
拡散を見込んで必要な長さのチャネル領域を設定するこ
とが出来る。
第１図に本発明の実施例の模式的平面図及び断面図が示
されている。１０はＳｉ基板であり、２個のＳ／Ｄ領域
１２とゲート電極１１その下のゲート絶縁膜１５によっ
てｎチャネルトランジスタが構成されている。ってｎチ
ャネルトランジスタの寸法、形状は通常のＭＯＳ）ラン
ジスタと同じでよいが、ポリＳｔゲート電極の厚さは５
０００人程度変度ておく。
されている。１０はＳｉ基板であり、２個のＳ／Ｄ領域
１２とゲート電極１１その下のゲート絶縁膜１５によっ
てｎチャネルトランジスタが構成されている。ってｎチ
ャネルトランジスタの寸法、形状は通常のＭＯＳ）ラン
ジスタと同じでよいが、ポリＳｔゲート電極の厚さは５
０００人程度変度ておく。
一方、ｐチャネルトランジスタは共通ゲートであるゲー
ト電極１１の側面を囲んで被着形成されているポリＳｉ
サイドウオールに形成される。１３がＳ／Ｄ領域、１４
がチャネル領域である。図ではチャネル領域の長さが誇
張されて描かれているが、実際には必要なだけの長さに
設定される。また、不要部のサイドウオールはエツチン
グ除去される。
ト電極１１の側面を囲んで被着形成されているポリＳｉ
サイドウオールに形成される。１３がＳ／Ｄ領域、１４
がチャネル領域である。図ではチャネル領域の長さが誇
張されて描かれているが、実際には必要なだけの長さに
設定される。また、不要部のサイドウオールはエツチン
グ除去される。
ゲート電極とサイドウオールの間に介在する酸化膜はゲ
ート絶縁膜１６であるから、その厚さは５００人程変度
あり、更にサイドウオールは高さがゲート電極とはｙ′
同じ５０００人、下辺の幅は３０００人程度変度る。
ート絶縁膜１６であるから、その厚さは５００人程変度
あり、更にサイドウオールは高さがゲート電極とはｙ′
同じ５０００人、下辺の幅は３０００人程度変度る。
ポリＳｉサイドウオール形成時にゲート電極の間に設け
られた酸化膜がゲート絶縁膜１６である。
られた酸化膜がゲート絶縁膜１６である。
両トランジスタのドレイン同士はＡＩ層１７で接続さて
いれる。
いれる。
このような構造を採れば、ｐチャネルトランジスタのチ
ャネル長は共通ゲート電極の寸法、形状によって定め得
るので、必要な長さを確保することが容易である。
ャネル長は共通ゲート電極の寸法、形状によって定め得
るので、必要な長さを確保することが容易である。
ポリＳｉ）ランジスタのＳ ／ Ｄ ａ域への配線を設
けるため、これ等Ｓ ／ Ｄ ｊＪ域と予め準備された
ポリＳｉパターン１８との間を導体で接続することが必
要である。次に第２図に従って、２個のポリＳｉパター
ンの一方に酸化膜で絶縁されたサイドウオールを設ける
と共に、これを他方のポリ３４パターンに接続する方法
を説明する。
けるため、これ等Ｓ ／ Ｄ ｊＪ域と予め準備された
ポリＳｉパターン１８との間を導体で接続することが必
要である。次に第２図に従って、２個のポリＳｉパター
ンの一方に酸化膜で絶縁されたサイドウオールを設ける
と共に、これを他方のポリ３４パターンに接続する方法
を説明する。
同図の平面図（ａ）及び断面図（ａ′）に示されるよう
に、Ｓｉ基板２０の表面に２個のポリＳｉパターン２１
及び２２が存在し、その上面には酸化膜２３が被着され
ている。 ２１がＭＯＳ）ランジスクのゲート電極であ
れば基板との間にゲート酸化膜が存在するのであるが、
ここで説明する処理はゲート酸化膜の有無には無関係に
実施し得るので図示されていない。
に、Ｓｉ基板２０の表面に２個のポリＳｉパターン２１
及び２２が存在し、その上面には酸化膜２３が被着され
ている。 ２１がＭＯＳ）ランジスクのゲート電極であ
れば基板との間にゲート酸化膜が存在するのであるが、
ここで説明する処理はゲート酸化膜の有無には無関係に
実施し得るので図示されていない。
同図の断面図と平面図との関係は以下（ｂ）〜（ｄ）及
び（ｂ′）〜（ｄ′）でも同様である。
び（ｂ′）〜（ｄ′）でも同様である。
これを熱酸化して、同図（ｂ）及び（ｂ′）に示すよう
にポリＳｉ層の側面に酸化膜２４を形成する。その厚さ
はポリＳｌトランジスタのゲート酸化膜として機能させ
る場合は５００人程変度ある。
にポリＳｉ層の側面に酸化膜２４を形成する。その厚さ
はポリＳｌトランジスタのゲート酸化膜として機能させ
る場合は５００人程変度ある。
次にサイドウオールに接続すべきポリＳｉパターン２２
の側面の酸化膜を除去するため、他方のポリＳｉパター
ン２１をフォトレジスト層２５で被覆する。この場合パ
ターン２２はフォトレジスト層の外にあることが望まし
いが、パターン２１をフォトレジストで完全に被覆する
ことが必要なので、フォトレジスト層はや＼広目に形成
され、パターン２２の先端は一部フオドレジストで被覆
される。この状態が同図（ｃ）及び（Ｃ′）に示さ、れ
ている。
の側面の酸化膜を除去するため、他方のポリＳｉパター
ン２１をフォトレジスト層２５で被覆する。この場合パ
ターン２２はフォトレジスト層の外にあることが望まし
いが、パターン２１をフォトレジストで完全に被覆する
ことが必要なので、フォトレジスト層はや＼広目に形成
され、パターン２２の先端は一部フオドレジストで被覆
される。この状態が同図（ｃ）及び（Ｃ′）に示さ、れ
ている。
フォトレジスト層２５をマスクとしてポリＳｉパターン
２２の側面の酸化膜２４を除去する。この時、ポリＳｉ
パターン２２の上面の酸化膜２３もエツチングされるが
、厚さが十分あるので後の工程に支障を来すことはない
。
２２の側面の酸化膜２４を除去する。この時、ポリＳｉ
パターン２２の上面の酸化膜２３もエツチングされるが
、厚さが十分あるので後の工程に支障を来すことはない
。
フォトレジストを除去し、不純物をドープしたポリＳｉ
層をＣＶＤ方で堆積し、ＰＩＦ、を施すとポリＳｉパタ
ーンの側面にサイドウオールが形成されるが、これはポ
リＳｉパターン２２とは側面酸化膜を除去した部分で電
気的に接続されている。
層をＣＶＤ方で堆積し、ＰＩＦ、を施すとポリＳｉパタ
ーンの側面にサイドウオールが形成されるが、これはポ
リＳｉパターン２２とは側面酸化膜を除去した部分で電
気的に接続されている。
本発明のようにポリＳｉ層にＭＯＳトランジスタを形成
する場合は比較的低濃度のポリＳｉを堆積し、必要な部
分に不純物をドープすればよい。
する場合は比較的低濃度のポリＳｉを堆積し、必要な部
分に不純物をドープすればよい。
ポリＳ３パターン２１と２２の間に堆積したポリＳｔｌ
は、両パターンが近接して設けられていることから、溝
をポリＳｉで充填してエッチバックするのと１１（）１
の処理を受けることになり、ポリＳｉ層は溝に充填され
たものと同じように残される。
は、両パターンが近接して設けられていることから、溝
をポリＳｉで充填してエッチバックするのと１１（）１
の処理を受けることになり、ポリＳｉ層は溝に充填され
たものと同じように残される。
かかる処理を利用すれば、共通ゲートの周囲にポリＳｉ
サイドウオールを形成すると共に、これを予め用意され
たポリＳｉパターンに接続することが出来る。
サイドウオールを形成すると共に、これを予め用意され
たポリＳｉパターンに接続することが出来る。
本発明では０ＭＯ５を構成する一方のＭｏＳトランジス
タを、共通ゲート１１極を囲んで形成されたポリＳｉサ
イドウオールに形成するので、５ＺＤｅＪｌ域からの不
純物の拡散を考慮した上で、そのチャネル長を必要な長
さに設定することが可能である。
タを、共通ゲート１１極を囲んで形成されたポリＳｉサ
イドウオールに形成するので、５ＺＤｅＪｌ域からの不
純物の拡散を考慮した上で、そのチャネル長を必要な長
さに設定することが可能である。
第１図は実施例の構造を示す模式平面図及び断面図、
第２図はポリＳｉパターンとサイドウオールの接続工程
を示す模式図、 第３図は従来技術を説明する回路図及び模式断面図であ
る。 図に於いて １０ はＳｉ 基暑反、 １１ はゲート電極、 １２、１３はＳ／Ｄ領域、 １４ はチャネル領域、 １５、１６はゲート絶縁膜、 １７ はＡＩ配線、 １８ はポリＳｉパターン、 ２０ は基板、 ２１．２２はポリＳｉ、 ２３．２４はＳ ｉ Ｏｚ、 ２５ はフォトレジスト、 ２６ はポリＳｔ。 ３０ はＳｉ基板、 ３１ は共通ゲート電極、 ３２．３３はＳ／Ｄ領域、 ３４ はチャネル領域、 ３５、３６はゲート絶縁膜 である。 実施例の構造を示す模式平面図および断面図第１図 従来技術を説明する回路図及び模式断面図第３図 ポリＳ１パターンとサイドウオールの接続工程を示す模
式図第２図
を示す模式図、 第３図は従来技術を説明する回路図及び模式断面図であ
る。 図に於いて １０ はＳｉ 基暑反、 １１ はゲート電極、 １２、１３はＳ／Ｄ領域、 １４ はチャネル領域、 １５、１６はゲート絶縁膜、 １７ はＡＩ配線、 １８ はポリＳｉパターン、 ２０ は基板、 ２１．２２はポリＳｉ、 ２３．２４はＳ ｉ Ｏｚ、 ２５ はフォトレジスト、 ２６ はポリＳｔ。 ３０ はＳｉ基板、 ３１ は共通ゲート電極、 ３２．３３はＳ／Ｄ領域、 ３４ はチャネル領域、 ３５、３６はゲート絶縁膜 である。 実施例の構造を示す模式平面図および断面図第１図 従来技術を説明する回路図及び模式断面図第３図 ポリＳ１パターンとサイドウオールの接続工程を示す模
式図第２図
Claims (1)
- 異なる導電型の絶縁ゲート型電界効果トランジスタを
組み合わせて成る半導体装置であって、一方の導電型の
電界効果トランジスタの少なくも１個は、他方の導電型
の電界効果トランジスタと共有するゲート電極体の側面
に絶縁膜を介して被着形成された多結晶シリコン層に形
成されて成ることを特徴とする相補型電界効果トランジ
スタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61248807A JPS63102355A (ja) | 1986-10-20 | 1986-10-20 | 相補型電界効果トランジスタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61248807A JPS63102355A (ja) | 1986-10-20 | 1986-10-20 | 相補型電界効果トランジスタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63102355A true JPS63102355A (ja) | 1988-05-07 |
Family
ID=17183699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61248807A Pending JPS63102355A (ja) | 1986-10-20 | 1986-10-20 | 相補型電界効果トランジスタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63102355A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0578926A1 (en) * | 1992-06-22 | 1994-01-19 | Motorola, Inc. | A semiconductor device with sidewall channel and method of formation |
| US5798550A (en) * | 1990-10-01 | 1998-08-25 | Nippondenso Co. Ltd. | Vertical type semiconductor device and gate structure |
-
1986
- 1986-10-20 JP JP61248807A patent/JPS63102355A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5798550A (en) * | 1990-10-01 | 1998-08-25 | Nippondenso Co. Ltd. | Vertical type semiconductor device and gate structure |
| EP0578926A1 (en) * | 1992-06-22 | 1994-01-19 | Motorola, Inc. | A semiconductor device with sidewall channel and method of formation |
| US5308997A (en) * | 1992-06-22 | 1994-05-03 | Motorola, Inc. | Self-aligned thin film transistor |
| US5374573A (en) * | 1992-06-22 | 1994-12-20 | Motorola, Inc. | Method of forming a self-aligned thin film transistor |
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