JPS61112367A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPS61112367A JPS61112367A JP59234603A JP23460384A JPS61112367A JP S61112367 A JPS61112367 A JP S61112367A JP 59234603 A JP59234603 A JP 59234603A JP 23460384 A JP23460384 A JP 23460384A JP S61112367 A JPS61112367 A JP S61112367A
- Authority
- JP
- Japan
- Prior art keywords
- silicon layer
- polycrystalline silicon
- groove
- substrate
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は半導体記憶装置の製造方法に関し、特にキャパ
シタ部の形成に改良を加えた半導体記憶装置の製造方法
に係わる。
シタ部の形成に改良を加えた半導体記憶装置の製造方法
に係わる。
従来、溝型のキャパシタ部を有した半導体記憶装置とし
ては、例えば第２図に示すものが知られている。
ては、例えば第２図に示すものが知られている。
図中の１は、Ｐ型の半導体基板である。この基板１には
、溝２１．２２が互いに離間して設けられている。これ
らの溝２１１２２には、夫々キャパシタ用絶縁膜３ｓ
、３２を介して多結晶シリコンからなるキャパシタ電極
４１．４２が設けられている。ここで、前記基板、キャ
パシタ用絶縁膜及びキャパシタ電極よりキャパシタ部が
構成されている。なお、図示しないが、前記基板のキャ
パシタ部と近接した領域にはＭＯ８型トランジスタが設
けられている。
、溝２１．２２が互いに離間して設けられている。これ
らの溝２１１２２には、夫々キャパシタ用絶縁膜３ｓ
、３２を介して多結晶シリコンからなるキャパシタ電極
４１．４２が設けられている。ここで、前記基板、キャ
パシタ用絶縁膜及びキャパシタ電極よりキャパシタ部が
構成されている。なお、図示しないが、前記基板のキャ
パシタ部と近接した領域にはＭＯ８型トランジスタが設
けられている。
しかしながら、第１図の半導体記憶装置によれば、次に
示す問題点を有する。
示す問題点を有する。
■、溝２１．２２の形成方法によってはキャパシタＩｔ
ｉ４ｔ 、４２の形成後において基板１表面に凹状部が
形成される。しかるに、通常のメモリにおいては、高密
度化を期するために種々の電極配線がキャパシタ電極４
１．４２上を絶縁体を介して設置されるため、前記凹状
部で断線が生じる。
ｉ４ｔ 、４２の形成後において基板１表面に凹状部が
形成される。しかるに、通常のメモリにおいては、高密
度化を期するために種々の電極配線がキャパシタ電極４
１．４２上を絶縁体を介して設置されるため、前記凹状
部で断線が生じる。
■、溝２１．２２の形成によりキャパシタ部の容量を増
加できるものの、十分でない。
加できるものの、十分でない。
ところで、更にキャパシタ部に十分な電荷を蓄積するた
めには、キャパシタ部のしきい値をＰ型の基板の場合は
十分低く、Ｎ型の基板の場合は高くしなければならない
ので、基板と逆導電型の不純物層を溝周辺に設ける必要
がある。このような不純物層を形成する技術は、１０Ｍ
ｏｒｉｅ等によって（Ｅ Ｅ Ｅ Ｅ ＩｅＣｔＯｒ
Ｏｎ Ｄ ｅｖｉｃｅ Ｌ ｅｔｔｅｒｓ。
めには、キャパシタ部のしきい値をＰ型の基板の場合は
十分低く、Ｎ型の基板の場合は高くしなければならない
ので、基板と逆導電型の不純物層を溝周辺に設ける必要
がある。このような不純物層を形成する技術は、１０Ｍ
ｏｒｉｅ等によって（Ｅ Ｅ Ｅ Ｅ ＩｅＣｔＯｒ
Ｏｎ Ｄ ｅｖｉｃｅ Ｌ ｅｔｔｅｒｓ。
ＥＤＬ−４，ＤＩ）、４１４．１９８３に開示された、
ＰＳＧ膜を被着して熱処理する方法があるが、この方法
では不純物の制御が困難であったり、あるいは溝間にリ
ークが生じてしきい値が高くなる等の問題を生じる。
ＰＳＧ膜を被着して熱処理する方法があるが、この方法
では不純物の制御が困難であったり、あるいは溝間にリ
ークが生じてしきい値が高くなる等の問題を生じる。
〔発明の目的］
本発明は上記事情に鑑みてなされたもので、キャパシタ
部を平坦化して断線を防止するとともに、不純物層を制
御性よく形成して溝間のリークを防止でき、かつキャパ
シタ部に十分な電荷を蓄積できる半導体記憶装置の製造
方法を提供することを目的とするものでる。
部を平坦化して断線を防止するとともに、不純物層を制
御性よく形成して溝間のリークを防止でき、かつキャパ
シタ部に十分な電荷を蓄積できる半導体記憶装置の製造
方法を提供することを目的とするものでる。
本発明は、第１導電型の半導体基板に溝を形成する工程
と、全面に第２導電型の不純物を含む多結晶シリコン層
を堆積した後、これを反応性イオネッチングにより選択
的に除去し前記溝内の側壁にのみ多結晶シリコン層を残
存させる工程と、熱処理により基板及び多結晶シリコン
層表面に膜を形成するとともに、溝内に接する基板面に
第１の １°１第２導電型の不純物層を形成する工
程と、溝部にキャパシタ電極を形成する工程とを具備す
ることを特徴とし、キャパシタ部を溝型とすることによ
りその容量を増加させ、かつ溝内の側壁に多結晶シリコ
ン層を残存させることによりキャパシタ部の平坦化を図
り、更にはこの多結晶シリコン層中の不純物を熱処理で
基板に拡散することにより不純物の制御性を改善しよう
としたものである。
と、全面に第２導電型の不純物を含む多結晶シリコン層
を堆積した後、これを反応性イオネッチングにより選択
的に除去し前記溝内の側壁にのみ多結晶シリコン層を残
存させる工程と、熱処理により基板及び多結晶シリコン
層表面に膜を形成するとともに、溝内に接する基板面に
第１の １°１第２導電型の不純物層を形成する工
程と、溝部にキャパシタ電極を形成する工程とを具備す
ることを特徴とし、キャパシタ部を溝型とすることによ
りその容量を増加させ、かつ溝内の側壁に多結晶シリコ
ン層を残存させることによりキャパシタ部の平坦化を図
り、更にはこの多結晶シリコン層中の不純物を熱処理で
基板に拡散することにより不純物の制御性を改善しよう
としたものである。
以下、本発明の一実施例を第１図（ａ）〜（ｅ）を参照
して説明する。
して説明する。
（１）、まず、例えばＰ型のシリコン基板２１上に厚さ
０．５μｍのＳｉＯ２膜２２をＣＶＤ法により形成した
。つづいて、溝形成予定部に対応する部分が開口したレ
ジストパターン図示せず）をマスクとして前記ＳｉＯ２
膜２２を選択的に除去した後、レジストパターンを剥離
した。次いで、このＳｉ ０２膜２２をマスクとして基
板２１をＣＣβ４を用いたプラズマ中でエツチング除去
し、深さ約３μｍの溝２３を形成した（第１図（ａ）図
示）。しかる後、全面に厚さ約Ｏ１５μｍのヒ素を含む
多結晶シリコン層２４を形成した（第１図（ｂ）図示）
。更に、前記多結晶シリコン層２４を反応性イオンエツ
チング（ＲＩＥ）により全面エツチング除去した。この
結果、溝２３内の側壁にのみ多結晶シリコン層２４′が
残存したく第１図（Ｃ）図示）。
０．５μｍのＳｉＯ２膜２２をＣＶＤ法により形成した
。つづいて、溝形成予定部に対応する部分が開口したレ
ジストパターン図示せず）をマスクとして前記ＳｉＯ２
膜２２を選択的に除去した後、レジストパターンを剥離
した。次いで、このＳｉ ０２膜２２をマスクとして基
板２１をＣＣβ４を用いたプラズマ中でエツチング除去
し、深さ約３μｍの溝２３を形成した（第１図（ａ）図
示）。しかる後、全面に厚さ約Ｏ１５μｍのヒ素を含む
多結晶シリコン層２４を形成した（第１図（ｂ）図示）
。更に、前記多結晶シリコン層２４を反応性イオンエツ
チング（ＲＩＥ）により全面エツチング除去した。この
結果、溝２３内の側壁にのみ多結晶シリコン層２４′が
残存したく第１図（Ｃ）図示）。
（２１０次に、前記ＳｉＯ２膜２２を除去した後、９０
０℃で１０分間ドライ０２中で熱酸化した。
０℃で１０分間ドライ０２中で熱酸化した。
この結果、前記基板２１及び多結晶シリコン層２４′の
表面にＳｉＯ２からなる酸化ＩＩ！１２５が形成される
とともに、多結晶シリコン層２４′中のヒ素がこれと接
する基板２１面に拡散して第１のＮ−型の不純物層２６
が形成された（第１図（ｄ＞図示）。つづいて、所定の
マスクを用いて多結晶シリコン層２４′が残存している
領域以外の部分にリンをイオン注入し、第２のＮ−型の
不純物層２７を形成した。更に、全面に多結晶シリコン
層をＣＶＤ法により形成した後、パターニングを行なっ
てキャパシタ電極２８を形成した。しかる後、このキャ
パシタ電極２８をマスクとして前記酸化ｌｌＩ２５を選
択的に除去し、キャパシタ絶縁膜を形成した。ここで、
第１、第２の不純物層２６．２７、多結晶シリコン層２
４′、キャパシタ絶縁Ｆｉ！２９及びキャパシタ電極２
９により、キャパシタ部が形成される。以下、図示しな
いが、このキャパシタ部の近くの基板表面にＭＯ８型ト
ランジスタを形成した後、全面に層間絶縁膜を形成し、
コンタクトホール、Ａ２電極を形成して半導体記憶装置
を製造した（第１図（ｅ）図示）。
表面にＳｉＯ２からなる酸化ＩＩ！１２５が形成される
とともに、多結晶シリコン層２４′中のヒ素がこれと接
する基板２１面に拡散して第１のＮ−型の不純物層２６
が形成された（第１図（ｄ＞図示）。つづいて、所定の
マスクを用いて多結晶シリコン層２４′が残存している
領域以外の部分にリンをイオン注入し、第２のＮ−型の
不純物層２７を形成した。更に、全面に多結晶シリコン
層をＣＶＤ法により形成した後、パターニングを行なっ
てキャパシタ電極２８を形成した。しかる後、このキャ
パシタ電極２８をマスクとして前記酸化ｌｌＩ２５を選
択的に除去し、キャパシタ絶縁膜を形成した。ここで、
第１、第２の不純物層２６．２７、多結晶シリコン層２
４′、キャパシタ絶縁Ｆｉ！２９及びキャパシタ電極２
９により、キャパシタ部が形成される。以下、図示しな
いが、このキャパシタ部の近くの基板表面にＭＯ８型ト
ランジスタを形成した後、全面に層間絶縁膜を形成し、
コンタクトホール、Ａ２電極を形成して半導体記憶装置
を製造した（第１図（ｅ）図示）。
しかして、本発明によれば、次に示す効果を有する。
■、溝２３内の側壁に多結晶シリコン層２４′を残存さ
せた後、全面に酸化膜２５を形成するため、従来と比べ
後工程でキャパシタ電極用の多結晶シリコン層を形成す
るための溝部分を微細にできる。従って、キャパシタ部
を平坦化でき、このキャパシタ部上に絶縁体を介して電
極配線を形成する際、この配線の断線を回避できる。
せた後、全面に酸化膜２５を形成するため、従来と比べ
後工程でキャパシタ電極用の多結晶シリコン層を形成す
るための溝部分を微細にできる。従って、キャパシタ部
を平坦化でき、このキャパシタ部上に絶縁体を介して電
極配線を形成する際、この配線の断線を回避できる。
■、溝２３内の側壁の多結晶シリコン層２４′中のヒ素
を熱酸化で基板２１に拡散することによりこれと接する
基板２１面に第１のＮ−型の不純物ｌ！！２６を形成す
るとともに、イオン注入法によりその他の領域に第２の
Ｎ−型の不純物層２７を形成するため、前記不純物層２
６．２７を制御性よく形成できる。特に、第１のＮ−型
の不純物層２６は多結晶シリコン層２４′中のヒ素のゆ
っくりとした拡散により形成されるため、溝２３と隣接
する他の溝（図示せず）間の距離を従来より近かずける
ことができ、集積度を向上できる。
を熱酸化で基板２１に拡散することによりこれと接する
基板２１面に第１のＮ−型の不純物ｌ！！２６を形成す
るとともに、イオン注入法によりその他の領域に第２の
Ｎ−型の不純物層２７を形成するため、前記不純物層２
６．２７を制御性よく形成できる。特に、第１のＮ−型
の不純物層２６は多結晶シリコン層２４′中のヒ素のゆ
っくりとした拡散により形成されるため、溝２３と隣接
する他の溝（図示せず）間の距離を従来より近かずける
ことができ、集積度を向上できる。
■、溝２３を利用してキャパシタ部を形成するため、基
板の平坦面にキャパシタ部を形成した場合と比べ容壷を
大きくできる。
板の平坦面にキャパシタ部を形成した場合と比べ容壷を
大きくできる。
なお、上記実施例では、キャパシタ用絶縁膜の材料とし
てＳｉＯ２膜を形成したが、これに限らず、ＳｉＯ２膜
、Ｓｉ ３ Ｎ４膜の積層膜を用いてもよい。
てＳｉＯ２膜を形成したが、これに限らず、ＳｉＯ２膜
、Ｓｉ ３ Ｎ４膜の積層膜を用いてもよい。
以上詳述した如く本発明によれば、キャパシタ部を平坦
化して断線を防止するとともに、不純物層を制御性よく
形成して溝間のリークを防止でき、かつキャパシタ部に
十分な電荷を蓄積できる等種々の効果を有する半導体記
憶装置の製造方法を提供できるものである。
化して断線を防止するとともに、不純物層を制御性よく
形成して溝間のリークを防止でき、かつキャパシタ部に
十分な電荷を蓄積できる等種々の効果を有する半導体記
憶装置の製造方法を提供できるものである。
第１図（ａ）〜（ｅ）は本発明の一実施例に係る半導体
記憶装置の製造方法を工程順に示す断面図、第２図は従
来の半導体記憶装置の断面図である。 ２１・・・Ｐ型のシリコン基板、２３・・・溝、２４．
２４′・・・多結晶シリコン層、２６．２７・・・Ｎ−
型の不純物層、２８・・・キャパシタ用絶縁膜、２つ・
・・キャパシタ電極。 出願人代理人 弁理士 鈴江武彦 第１図
記憶装置の製造方法を工程順に示す断面図、第２図は従
来の半導体記憶装置の断面図である。 ２１・・・Ｐ型のシリコン基板、２３・・・溝、２４．
２４′・・・多結晶シリコン層、２６．２７・・・Ｎ−
型の不純物層、２８・・・キャパシタ用絶縁膜、２つ・
・・キャパシタ電極。 出願人代理人 弁理士 鈴江武彦 第１図
Claims (2)
- （１）、ＭＯＳ型トランジスタと、これに近接したキャ
パシタ部からなる半導体記憶装置の製造方法において、
第１導電型の半導体基板に溝を形成する工程と、全面に
第２導電型の不純物を含む多結晶シリコン層を堆積した
後、これを反応性イオンエッチングにより選択的に除去
し前記溝内の側壁にのみ多結晶シリコン層を残存させる
工程と、熱処理により基板及び多結晶シリコン層表面に
絶縁膜を形成するとともに、溝内に接する基板面に第１
の第２導電型の不純物層を形成する工程と、この不純物
層を除く基板表面に第２の第２導電型の不純物層を形成
する工程と、溝部にキャパシタ電極を形成する工程とを
具備することを特徴とする半導体記憶装置の製造方法。 - （２）、基板及び多結晶シリコン層表面に形成される絶
縁膜として、ＳｉＯ＿２膜とＳｉ＿３Ｎ＿４膜の積層膜
を用いることを特徴とする特許請求の範囲第１項記載の
半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59234603A JPS61112367A (ja) | 1984-11-07 | 1984-11-07 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59234603A JPS61112367A (ja) | 1984-11-07 | 1984-11-07 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61112367A true JPS61112367A (ja) | 1986-05-30 |
Family
ID=16973616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59234603A Pending JPS61112367A (ja) | 1984-11-07 | 1984-11-07 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61112367A (ja) |
-
1984
- 1984-11-07 JP JP59234603A patent/JPS61112367A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5198386A (en) | Method of making stacked capacitors for DRAM cell | |
| JPH0133945B2 (ja) | ||
| JPH0878533A (ja) | 半導体装置及びその製造方法 | |
| JPH1012718A (ja) | トレンチ素子分離方法 | |
| JP3229665B2 (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JP2000058652A (ja) | 半導体装置のコンタクトホ―ル製造方法 | |
| US5744835A (en) | MOS semiconductor device with mask layers | |
| JPH06232365A (ja) | 半導体記憶装置のキャパシター製造方法 | |
| JPS6156445A (ja) | 半導体装置 | |
| JPH098135A (ja) | 半導体装置の製造方法 | |
| JP2750159B2 (ja) | 半導体装置の製造方法 | |
| JPH0831928A (ja) | 半導体装置の製造方法 | |
| JPS61112367A (ja) | 半導体記憶装置の製造方法 | |
| JPH1197529A (ja) | 半導体装置の製造方法 | |
| JPH0336309B2 (ja) | ||
| KR960006716B1 (ko) | 반도체 집적회로 제조 방법 | |
| JPS603157A (ja) | 半導体装置の製造方法 | |
| JPS61225851A (ja) | 半導体装置及びその製造方法 | |
| JPH09139382A (ja) | 半導体装置の製造方法 | |
| JPH03109739A (ja) | 薄膜半導体装置の製法 | |
| JPS6156448A (ja) | 相補型半導体装置の製造方法 | |
| JPS6154661A (ja) | 半導体装置の製造方法 | |
| JPH1126756A (ja) | 半導体装置の製造方法 | |
| JPH05166919A (ja) | 半導体装置及びその製造方法 | |
| JPH06244415A (ja) | 半導体装置およびその製造方法 |