JPH03161965A - 半導体メモリの製造方法 - Google Patents
半導体メモリの製造方法Info
- Publication number
- JPH03161965A JPH03161965A JP1301574A JP30157489A JPH03161965A JP H03161965 A JPH03161965 A JP H03161965A JP 1301574 A JP1301574 A JP 1301574A JP 30157489 A JP30157489 A JP 30157489A JP H03161965 A JPH03161965 A JP H03161965A
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- JP
- Japan
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- insulating film
- semiconductor substrate
- trenches
- gate
- transistors
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 8
- 230000015654 memory Effects 0.000 claims description 10
- 239000010410 layer Substances 0.000 description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
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- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、一対の駆動用ＭＯＳトランジスタを有するフ
リップフロップと一対の転送用ＭＯＳトランジスタとで
メモリセルが構成されており、ＭＯＳ−ＳＲＡＭと称さ
れている半導体メモリの製造方法に関するものである。
リップフロップと一対の転送用ＭＯＳトランジスタとで
メモリセルが構成されており、ＭＯＳ−ＳＲＡＭと称さ
れている半導体メモリの製造方法に関するものである。
本発明は、上記の様な半導体メモリの製造方法において
、駆動用ＭＯＳトランジスタ及び転送用ＭＯＳトランジ
スタの夫々のゲート絶縁膜を同時に形成し、且つ夫々の
ゲート電極も同時に形戒することによって、半導体メモ
リを少ない工程で製造することができる様にしたもので
ある。
、駆動用ＭＯＳトランジスタ及び転送用ＭＯＳトランジ
スタの夫々のゲート絶縁膜を同時に形成し、且つ夫々の
ゲート電極も同時に形戒することによって、半導体メモ
リを少ない工程で製造することができる様にしたもので
ある。
（従来の技術〕
Ｍ Ｏ Ｓ − Ｓ Ｒ Ａ Ｍでは、半導体チップ全
体の面積のうちでメモリセルの面積の占める割合が高い
。
体の面積のうちでメモリセルの面積の占める割合が高い
。
従って、ＭＯＳ−ＳＲＡＭの集積度を高めるためには、
メモリセルの面積を縮小させる必要がある。
メモリセルの面積を縮小させる必要がある。
このため、転送用ＭＯＳトランジスタに比べて大きな電
流駆動能力を要するために面積も大きな駆動用ＭＯＳ＋
−ランジスタを半導体基体の溝（トレンチ）内６こ埋設
して、メモリセルの平面的な面積を縮小させた、いわゆ
るトレンチ構造のＭＯＳＳＲＡＭが考えられている（例
えば、特開昭６３−８６５６１号公報）。
流駆動能力を要するために面積も大きな駆動用ＭＯＳ＋
−ランジスタを半導体基体の溝（トレンチ）内６こ埋設
して、メモリセルの平面的な面積を縮小させた、いわゆ
るトレンチ構造のＭＯＳＳＲＡＭが考えられている（例
えば、特開昭６３−８６５６１号公報）。
この様なトレンチ構造のＭＯＳ−ＳＲＡＭでは、溝の内
面に形成されている絶縁膜とこの溝を埋めている導電層
とが、駆動用ＭＯｓトランジスタの夫々ゲート絶縁膜と
ゲート電極とになっている。
面に形成されている絶縁膜とこの溝を埋めている導電層
とが、駆動用ＭＯｓトランジスタの夫々ゲート絶縁膜と
ゲート電極とになっている。
ところが、上記公開公報からも明らかな様に、トレンチ
構造のＭＯＳ−ＳＲＡＭの従来の製造方法では、駆動用
ＭＯＳ＋−ランジスタ及び転送用ＭＯＳトランジスタの
夫々のゲート絶縁膜を別個に形成しており、且つ夫々の
ケー１・電極も別個に形成している。従って、この様な
従来の製造方法では、半導体メモリを少ない工程で製造
することができない。
構造のＭＯＳ−ＳＲＡＭの従来の製造方法では、駆動用
ＭＯＳ＋−ランジスタ及び転送用ＭＯＳトランジスタの
夫々のゲート絶縁膜を別個に形成しており、且つ夫々の
ケー１・電極も別個に形成している。従って、この様な
従来の製造方法では、半導体メモリを少ない工程で製造
することができない。
本発明による半導体メモリの製造方法では、半導体基体
１６に溝Ｉ Ｊ ａ、１５ｂを形成し、前記半導体基体
１６の表面と前記溝１５ａ、１５ｂの内面とに同時に絶
縁膜１７を形成し、前記溝１５ａ，１５ｂの内面の前記
絶縁膜１７を駆動用ＭＯＳトランジスタ２４、２５のゲ
ート絶縁膜１７にすると共に前記半導体基体１６の表面
の絶縁膜１７を前記転送用ＭＯＳ＋−ランジスタ２Ｉ、
２２のゲート絶縁膜１７にし、前記半導体基体１６の表
面の前記絶縁膜１７−ヒに導電層を堆積させると同時に
この導電層で前記溝１５ａ、１５ｂを埋め、この溝１５
ａ、１５ｂ内の前記導電層を前記駆動用ＭＯＳ＋−ラン
ジスタ２４、２５のゲート電極２６ａ、２６ｂにずると
共に前記半導体基体１６の表面の前記絶縁膜１７」二の
前記導電層を前記転送用ＭＯＳトランジスタ２１、２２
のゲート電極２３にしている。
１６に溝Ｉ Ｊ ａ、１５ｂを形成し、前記半導体基体
１６の表面と前記溝１５ａ、１５ｂの内面とに同時に絶
縁膜１７を形成し、前記溝１５ａ，１５ｂの内面の前記
絶縁膜１７を駆動用ＭＯＳトランジスタ２４、２５のゲ
ート絶縁膜１７にすると共に前記半導体基体１６の表面
の絶縁膜１７を前記転送用ＭＯＳ＋−ランジスタ２Ｉ、
２２のゲート絶縁膜１７にし、前記半導体基体１６の表
面の前記絶縁膜１７−ヒに導電層を堆積させると同時に
この導電層で前記溝１５ａ、１５ｂを埋め、この溝１５
ａ、１５ｂ内の前記導電層を前記駆動用ＭＯＳ＋−ラン
ジスタ２４、２５のゲート電極２６ａ、２６ｂにずると
共に前記半導体基体１６の表面の前記絶縁膜１７」二の
前記導電層を前記転送用ＭＯＳトランジスタ２１、２２
のゲート電極２３にしている。
本発明による半導体メモリの製造方法では、駆動用ＭＯ
Ｓトランジスタ２４、２５及び転送用ＭＯＳトランジス
タ２１、２２の夫々のゲート絶縁膜１７が同時に形成さ
れ、且つ夫々のゲート電極２６ａ、２６ｂ、２３も同時
に形成される。
Ｓトランジスタ２４、２５及び転送用ＭＯＳトランジス
タ２１、２２の夫々のゲート絶縁膜１７が同時に形成さ
れ、且つ夫々のゲート電極２６ａ、２６ｂ、２３も同時
に形成される。
以下、抵抗負荷型Ｍｏｌ−ＳＲＡＭの製造に適用した本
発明の一実施例を、第１図〜第３図を参照しながら説明
する。
発明の一実施例を、第１図〜第３図を参照しながら説明
する。
本実施例では、第１図に示す様に、Ｐ型の半導体基板１
１の表面の所定部分にＮ゛拡散を行うことによって、接
地線１２をまず形戒ずる。
１の表面の所定部分にＮ゛拡散を行うことによって、接
地線１２をまず形戒ずる。
次に、半導体基板１ｌの表面上にＩ）型のエビタキシャ
ル層１３を戒長させ、このエビクキシャル層１３の表面
にフィールド酸化膜ｌ４を形或ずる。
ル層１３を戒長させ、このエビクキシャル層１３の表面
にフィールド酸化膜ｌ４を形或ずる。
そして、少くとも接地線ｌ２にまで達する溝１５ａ、１
５ｂを、第２Ａ図に示す様に１個のメモリセルに２個ず
つ、エビタキシャル層１３及び半導体基板１１に形戒す
る。
５ｂを、第２Ａ図に示す様に１個のメモリセルに２個ず
つ、エビタキシャル層１３及び半導体基板１１に形戒す
る。
その後、この状態で熱酸化を行うことによって、半導体
基板１１及びエビタキシャル層１３から戒る半導体基体
１６の表面と溝１５ａ、１５ｂの内面とに、ゲート酸化
膜１７を同時に形或する。
基板１１及びエビタキシャル層１３から戒る半導体基体
１６の表面と溝１５ａ、１５ｂの内面とに、ゲート酸化
膜１７を同時に形或する。
その後、半導体基体ｌ６上のゲート酸化膜１７上にＣＶ
Ｄによって第１層目の多結晶Ｓｉ層を堆積させると同時
に、この第ｌ層目の多結晶Ｓｉ層で溝１５ａ、１５ｂを
埋める。なお、この第ｌ層目の多結晶Ｓｔ層には、リン
等をドーピングする。
Ｄによって第１層目の多結晶Ｓｉ層を堆積させると同時
に、この第ｌ層目の多結晶Ｓｉ層で溝１５ａ、１５ｂを
埋める。なお、この第ｌ層目の多結晶Ｓｔ層には、リン
等をドーピングする。
本実施例は集積度の高い抵抗負荷型ＭＯＳ−ＳＲＡＭを
製造しようとしており、溝１５ａ、１５ｂの幅が第１層
目の多結晶Ｓｉ層の厚さの半分よりも狭い。このため、
溝１５ａ、１５ｂ上にも第１層目の多結晶Ｓｉ層が平坦
に堆積する。
製造しようとしており、溝１５ａ、１５ｂの幅が第１層
目の多結晶Ｓｉ層の厚さの半分よりも狭い。このため、
溝１５ａ、１５ｂ上にも第１層目の多結晶Ｓｉ層が平坦
に堆積する。
従って、転送用Ｍｏｓ＋・ランジスタ２１、２２のゲー
ト電極つまりワード線２３のパターンにレジス１・（図
示せず）をパターニングし、このレジストをマスクにし
て第１層目の多結晶Ｓｉ層に対するＲＩＥを行うと、ワ
ード線２３の部分と溝１５ａ、１５ｂ内とにのみ第１層
目の多結晶Ｓｉ層が残る。溝１５ａ、１５ｂ内に残った
第１層目の多結晶Ｓｉ層は、駆動用ＭＯＳトランジスタ
２４、２５のゲート電極２６ａ，２６ｂになる。
ト電極つまりワード線２３のパターンにレジス１・（図
示せず）をパターニングし、このレジストをマスクにし
て第１層目の多結晶Ｓｉ層に対するＲＩＥを行うと、ワ
ード線２３の部分と溝１５ａ、１５ｂ内とにのみ第１層
目の多結晶Ｓｉ層が残る。溝１５ａ、１５ｂ内に残った
第１層目の多結晶Ｓｉ層は、駆動用ＭＯＳトランジスタ
２４、２５のゲート電極２６ａ，２６ｂになる。
そして、ワード線２３とフィールド酸化膜１４とをマス
クとずるＡｓ”のイオン注入によって、駆動用ＭＯＳ＋
−ランジスタ２４、２５及び転送用ＭＯＳトランジスタ
２１、２２に共通のソース・ドレイン領域２７ａ、２７
ｂと、転送用ＭＯＳトランジスタ２１、２２のもう一方
のソース・ドレイン領域２７ｃ、２７ｄとを形成する。
クとずるＡｓ”のイオン注入によって、駆動用ＭＯＳ＋
−ランジスタ２４、２５及び転送用ＭＯＳトランジスタ
２１、２２に共通のソース・ドレイン領域２７ａ、２７
ｂと、転送用ＭＯＳトランジスタ２１、２２のもう一方
のソース・ドレイン領域２７ｃ、２７ｄとを形成する。
次に、第２Ｂ図に示す様に、ＳｉＯ。膜である層間絶縁
膜３１をＣＶＤによって堆積させ、この層間絶縁ｌｌ１
３１とケート酸化膜１７とのうちで溝１５ａ，ｌ５ｂ及
びソース・ドレイン領域２７ａ，２７ｂとのコンタクト
部に対応ずる部分に、コンタクト孔３２ａ〜３２ｄを形
成ずる。
膜３１をＣＶＤによって堆積させ、この層間絶縁ｌｌ１
３１とケート酸化膜１７とのうちで溝１５ａ，ｌ５ｂ及
びソース・ドレイン領域２７ａ，２７ｂとのコンタクト
部に対応ずる部分に、コンタクト孔３２ａ〜３２ｄを形
成ずる。
次に、第２層目の多結晶Ｓｉ層を堆積させ且つバターニ
ングすることによって、第２Ｃ図に示す様に、コンタク
ト孔３２ａ、３２ｂ同士を接続する配線３３と、コンタ
クト孔３２ｂ、３２Ｃ同士を接続する配線３４とを形或
する。
ングすることによって、第２Ｃ図に示す様に、コンタク
ト孔３２ａ、３２ｂ同士を接続する配線３３と、コンタ
クト孔３２ｂ、３２Ｃ同士を接続する配線３４とを形或
する。
なお、配線３３、３４のパターニング時に、配線３３、
３４と同し第２層目の多結晶Ｓｔ層によって、ワード線
２３用の分路（図示せず）をワード線２３と略同し幅で
ワード線２３上に形成してもよい。ワード線２３と分路
とは、例えば５メモリセル毎にコンタクトさせる。
３４と同し第２層目の多結晶Ｓｔ層によって、ワード線
２３用の分路（図示せず）をワード線２３と略同し幅で
ワード線２３上に形成してもよい。ワード線２３と分路
とは、例えば５メモリセル毎にコンタクトさせる。
次に、眉間絶縁膜３５を堆積させ、第２Ｄ図に示す様に
、この眉間絶縁膜３５のうちで溝１５ａ、１５ｂに対応
ずる部分にコンタクト孔３６ａ、３６ｂを形或する。
、この眉間絶縁膜３５のうちで溝１５ａ、１５ｂに対応
ずる部分にコンタクト孔３６ａ、３６ｂを形或する。
次に、第３層目の多結晶Ｓｉ層を堆積させ且つパターニ
ングすることによって、第２Ｅ図に示す様に、電源線３
７、３８及び抵抗素子４１、４２を形戒ずる。以上の工
程で、フリップフロップ４３が形成される。
ングすることによって、第２Ｅ図に示す様に、電源線３
７、３８及び抵抗素子４１、４２を形戒ずる。以上の工
程で、フリップフロップ４３が形成される。
その後、層間絶縁膜４４をｉ｛ｒ積させ、層問絶縁膜４
４、３５、３ｌ及びゲート酸化膜１７を貫通ずるコンタ
クト孔４５ａ、４５ｂを転送用ＭＯＳトランシスタ２ｌ
、２２のソース・ドレイン領域２７ｃ、２７ｄに形成し
、Ａ７！でデータ線４６、４７を形成ずる。
４、３５、３ｌ及びゲート酸化膜１７を貫通ずるコンタ
クト孔４５ａ、４５ｂを転送用ＭＯＳトランシスタ２ｌ
、２２のソース・ドレイン領域２７ｃ、２７ｄに形成し
、Ａ７！でデータ線４６、４７を形成ずる。
本発明による半導体メモリの製造方法では、駆動用ＭＯ
Ｓトランジスタ２４、２５及び転送用ＭＯＳトランジス
タ２Ｌ２２の夫々のゲート絶縁膜ｌ７が同時に形成され
、且つ夫々のゲート電極２６ａ、２６ｂ、２３も同時に
形成されるので、半導体メモリを少ない工程で製造する
ことができる。
Ｓトランジスタ２４、２５及び転送用ＭＯＳトランジス
タ２Ｌ２２の夫々のゲート絶縁膜ｌ７が同時に形成され
、且つ夫々のゲート電極２６ａ、２６ｂ、２３も同時に
形成されるので、半導体メモリを少ない工程で製造する
ことができる。
９
第１図は本発明の一実施例によって製造したメモリセル
を示しており第２図のＩ−Ｔ線に沿う側断面図、第２図
は一実施例を順次に示す平面図、第３図は本発明を適用
し得るメモリセルの同路図である。 なお図面に用いた符号において、 １５ａ，１５ｂ −−−−−一溝 １６−−−−−−−−−−−−半導体基体１７−−−−
−−・−−−−−−−−−ゲート酸化膜２１．２２−−
−−−−−転送用ＭＯＳトランジスタ２３−−−−−−
−−−−−−−−−ワード線２４．２５−−−−−−−
一駆動用ＭＯＳトランジスタ２６ａ，２６ｂ−−−−−
ゲート電極 ４３−−−−−−一−−−−−−−−フリップフロップ
である。
を示しており第２図のＩ−Ｔ線に沿う側断面図、第２図
は一実施例を順次に示す平面図、第３図は本発明を適用
し得るメモリセルの同路図である。 なお図面に用いた符号において、 １５ａ，１５ｂ −−−−−一溝 １６−−−−−−−−−−−−半導体基体１７−−−−
−−・−−−−−−−−−ゲート酸化膜２１．２２−−
−−−−−転送用ＭＯＳトランジスタ２３−−−−−−
−−−−−−−−−ワード線２４．２５−−−−−−−
一駆動用ＭＯＳトランジスタ２６ａ，２６ｂ−−−−−
ゲート電極 ４３−−−−−−一−−−−−−−−フリップフロップ
である。
Claims (1)
- 【特許請求の範囲】 一対の駆動用ＭＯＳトランジスタを有するフリップフロ
ップと一対の転送用ＭＯＳトランジスタとでメモリセル
が構成されている半導体メモリの製造方法において、 半導体基体に溝を形成し、 前記半導体基体の表面と前記溝の内面とに同時に絶縁膜
を形成し、前記溝の内面の前記絶縁膜を前記駆動用ＭＯ
Ｓトランジスタのゲート絶縁膜にすると共に前記半導体
基体の表面の前記絶縁膜を前記転送用ＭＯＳトランジス
タのゲート絶縁膜にし、 前記半導体基体の表面の前記絶縁膜上に導電層を堆積さ
せると同時にこの導電層で前記溝を埋め、この溝内の前
記導電層を前記駆動用ＭＯＳトランジスタのゲート電極
にすると共に前記半導体基体の表面の前記絶縁膜上の前
記導電層を前記転送用ＭＯＳトランジスタのゲート電極
にする半導体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1301574A JPH03161965A (ja) | 1989-11-20 | 1989-11-20 | 半導体メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1301574A JPH03161965A (ja) | 1989-11-20 | 1989-11-20 | 半導体メモリの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03161965A true JPH03161965A (ja) | 1991-07-11 |
Family
ID=17898584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1301574A Pending JPH03161965A (ja) | 1989-11-20 | 1989-11-20 | 半導体メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03161965A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451761B1 (ko) * | 1998-02-27 | 2004-11-16 | 주식회사 하이닉스반도체 | 에스램셀의제조방법 |
-
1989
- 1989-11-20 JP JP1301574A patent/JPH03161965A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451761B1 (ko) * | 1998-02-27 | 2004-11-16 | 주식회사 하이닉스반도체 | 에스램셀의제조방법 |
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