KR100222126B1 - 에스램의 콘택 형성방법 - Google Patents
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Abstract
본 발명은 에스램의 콘택 형성방법을 개시한다. 개시된 본 발명은, 필드 산화막, 패스 트랜지스터, 패스 트랜지스터와 하나의 접합 영역을 공유하는 풀 다운 트랜지스터 및 풀 다운 트랜지스터의 출력을 타측의 풀 다운 트랜지스터에 입력하기 위한 상호 배선층이 형성된 반도체 기판을 제공하는 단계; 반도체 기판 상부에 제1절연막을 증착하는 단계; 풀 다운 트랜지스터와 패스 트랜지스터가 공유하는 접합 영역 및 상호 배선층의 소정부분과 풀 다운 트랜지스터의 다른 하나의 접합 영역이 노출되도록 제1절연막을 식각하는 단계; 노출된 공통 접합 영역 및 상호 배선층과 풀다운 트랜지스터의 타측 접합 영역에 버퍼 전도 라인과, 접지라인을 형성하는 단계; 결과물 상부에 제2층간 절연막과, 평탄화막을 형성하는 단계; 버퍼 전도 라인의 표면이 노출되도록 평탄화막과 제2층간 절연막을 제거하는 단계; 및 전체 구조물 상부에 부하 디바이스 및 노드 콘택 라인용 제3폴리실리콘막을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
제1도는 종래의 에스램의 콘택 형성방법을 설명하기 위한 단면도.
제2(a)도 및 제2(b)도는 본 발명에 따른 에스램의 콘택 형성방법을 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 13 : 게이트 전극
14 : 접합 영역 15 : 제1층간 절연막
16 : 제2폴리실리콘막 17 : 실리사이드막
18 : 제2층간 절연막 19 : 평탄화막
20 : 제3층간 절연막 21 : 제3폴리실리콘막
[발명의 분야]
본 발명은 에스램의 콘택 형성방법에 관한 것으로, 보다 구체적으로는 표면 단차에 의한 콘택 결함을 감소시킬 수 있는 에스램의 콘택 형성방법에 관한 것이다.
[종래 기술]
일반적으로 에스램은 디램과 달리 주기적으로 저장된 정보를 재충전시킬 필요 없으며, 디램에 비하여 설계가 용이하며, 잠재적인 문제가 적게 발생하는 장점이 있으며, 빠른 스피드와 저전력 소모 및 단순 작동으로 소자를 구동시킬 수 있으므로 매우 각광받는 메모리 소자이다.
이러한 에스램은, 부하 디바이스와 풀 다운 트랜지스터로 구성된 인버터가 크로스커플된 구조이며, 부하 이바이스와 풀 다운 트랜지스터 사이에는 통과 트랜지스터가 연결된다. 이때, 부하 디바이스는 풀 다운 트랜지스터 및 통과 트랜지스터의 드레인에서 전하의 누설 전류를 최소화하기 위함이다.
그중, 부하 디바이스와 풀다운 트랜지스터 및 통과 트랜지스터가 접하는 부위를 나타낸 단면도가 제1도에 도시되어 있다.
제1도는 에스램 소자를 구성하는 트랜지스터 즉, 통과 트랜지스터와 풀 다운 트랜지스터의 게이트 전극(3) 및 접합 영역(4)과 에스램의 인버터와 인버터를 연결하는 상호 배선층(3')이 형성된 반도체 기판에 제1층간 절연막(5)이 형성된다. 이때, 접합 영역(4)은 통과 트랜지스터 및 풀 다운 트랜지스터의 공통 접합 영역이다. 제1층간 절연막(5)은 소정 부분 식각되어, 접지 라인(도시되지 않음)이 형성되고, 계속해서, 제2층간 절연막(6)과 평탄화막(7) 및 제3층간 절연막(8)이 순차적으로 형성된다.
그 후에, 상기 공통 접합 영역(4) 및 상호 배선층(3')의 소정 부분이 노출되도록 제1층간 절연막(5)과 제2층간 절연막(6)과 평탄화막(7) 및 제3층간 절연막(8)이 식각된다. 그런다음, 제1노드 콘택용 제3폴리실리콘막(9)이 800 내지 1000Å의 두께로 전체 구조물 상부에 증착되어, 접합 영역(4) 및 상호 배선층(3')가 콘택된다.
[발명이 이루고자 하는 기술적 과제]
그러나, 상기와 같은 종래의 콘택 방법에 의하면, 제1층간 절연막과 제2층간 절연막과 평탄화막 및 제3층간 절연막을 식각하여, 콘택홀을 형성하고, 콘택홀 내벽 및 제3층간 절연막 상부에 제3폴리실리콘막을 증착하는 과정에서, 절연막들의 증착 두께로 인한 높은 단차로, 제3폴리실리콘막이 제대로 증착되지 않아 콘택 결함을 유발시키게 되었다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 깊이가 깊은 콘택홀을 형성하지 않고도 효과적으로 접합 영역가 게이트 전극의 일부와 콘택시킴으로써, 콘택 결함을 방지할 수 있는 에스램의 콘택 형성방법을 제공하는 것을 목적으로 한다.
[발명의 구성 및 작용]
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 필드 산화막, 패스 트랜지스터, 패스 트랜지스터와 하나의 접합 영역을 공유하는 풀 다운 트랜지스터 및 풀 다운 트랜지스터의 출력을 타측의 풀 다운 트랜지스터에 입력하기 위한 상호 배선층이 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상부에 제1절연막을 증착하는 단계; 상기 풀 다운 트랜지스터와 패스 트랜지터가 공유하는 접합 영역 및 상호 배선층의 소정 부분과 풀 다운 트랜지스터의 다른 하나의 접합 영역이 노출되도록 제1절연막을 식각하는 단계; 상기 노출된 공통 접합 영역 및 상호 배선층과 풀 다운 트랜지스터의 타측 접합 영역에 버퍼 전도 라인과, 접지라인을 형성하는 단계; 결과물 상부에 제2층간 절연막과, 평탄화막을 형성하는 단계; 상기 버퍼 전도 라인의 표면이 노출되도록 평탄화막과 제2층간 절연막을 제거하는 단계; 및 전체 구조물 상부에 부하 디바이스 및 노드 콘택 라인용 제3폴리실리콘막을 형성하는 단계를 포함하는 것을 특징으로 한다.
즉, 본 발명에 의하면, 접지 라인용 폴리실리콘막 형성공정시, 공통접합 영역과 상호 배선층에 버퍼 전도 라인을 형성하고, 평탄화 절연막을 형성한다음, 에치백하여 버퍼 전도 라인을 노출시키고, 제3폴리실리콘막과 콘택되어, 한 번의 콘택홀 형성만으로, 콘택 결함이 없는 콘택을 이루게 된다.
[실시예]
이하, 첨부한 도면에 의거하여, 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 제2(a)도 및 제2(b)도는 본 발명에 따른 에스램의 콘택 형성방법을 설명하기 위한 단면도이며, 종래와 동일한 부분에 대하여는 중복 설명을 배제한다.
먼저, 공지된 선택적 산화 방식에 의하여 적소에 필드 산화막(12)이 구비된 반도체 기판(11)에 게이트 전극(13)과 상호 배선층(13')이 공지된 증착 및 패터닝 방식에 의하여 형성되고, 노출된 기판 영역에는 이온 주입 및 확산 공정에 의하여 접합 영역(14)이 형성된다. 이어서, 전체 구조물 상부에 제1층간 절연막(15)이 약 800 내지 1200Å의 두께로 증착되고, 풀 다운 트랜지스터와 통과 트랜지스터의 공통 접합 영역(14) 및 상호 배선층(13')의 소정 부분과 풀 다운 트랜지스터의 타측 접합 영역(도시되지 않음)이 배출되도록 제1층간 절연막(15)이 식각되어, 콘택홀(도시되지 않음)이 형성된다. 그 후, 접지 라인용 제2폴리실리콘막(16)과 제2폴리실리콘막의 전도성을 개선하기 위한 실리사이드막(17)이 순차적으로 형성되고, 접지 라인(도시되지 않음) 및 공통 접합 영역(14)과, 상호 배선층(13')과 콘택되는 버퍼 전도 라인(160)이 형성된다. 이때, 버퍼 전도 라인(160)은 하부의 필드 산화막(12)으로 인하여, 비대칭적인 단차를 갖는다.
이어서, 제2층간 절연막(18), 평탄화막(19) 순차적으로 형성되고, 이때, 평탄화막(19)은 BPSG막으로서, 증착후, 평탄화 특성을 개선하기 위하여, 소정 온도에서, 플로우 공정이 실시된다. 그리고나서, 제2(b)도에 도시된 바와 같이, 버퍼 전도 라인(160)의 표면이 노출되도록 평탄화막(19)과 제2층간 절연막(18)이 에치백된 후, 부하 디바이스 및 노드 콘택 라인용 제3폴리실리콘(20)이 증착되어, 버퍼 전도 라인(160)과 콘택을 이룬다.
[발명의 효과]
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 접지 라인용 폴리실리콘막 형성공정시, 공통 접합 영역과 상호 배선층에 버퍼 전도 라인을 형성하고, 평탄화 절연막을 형성한다음, 에치백하여 버퍼 전도 라인을 노출키고, 제3폴리실리콘막과 콘택되어, 높은 단차없이 용이하게 콘택을 이룬가 동시에, 한 번의 콘택홀 형성만으로, 콘택 결함이 없는 콘택을 이루게 된다. 이로써, 소자의 제조 공정의 단순화를 이룩하고, 더불어 소자의 특성이 개선된다.
또한, 본 발명은 상기 실시예에만 한정되는 것은 아니다.
예를들어, 본실시예에서는 에스램에 대하여 국한지어 설명하였지만, 에스램 이외에도 그 밖의 반도체 소자에 버퍼층을 형성하고, 에치백 공정을 실시하여 콘택을 형성하는 공정이면, 본 발명에 포함된다.
또한, 본 발명은 버퍼층으로 폴리실리콘을 사용하였지만, 그 밖의 전도층을 이용하여도 동일한 효과를 얻을 수 있다.
기타, 본 발명의 원리와 정신을 위배하지 않는 범위에서 본 발명은 다양하게 실시할 수 있다.
Claims (3)
- 필드 산화막, 패스 트랜지스터, 패스 트랜지스터와 하나의 접합 영역을 공유하는 풀 다운 트랜지스터 및 풀 다운 트랜지스터의 출력을 타측의 풀 다운 트랜지스터에 입력하기 위한 상호 배선층이 형성된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상부에 제1절연막을 증착하는 단계; 상기 풀 다운 트랜지스터와 패스 트랜지터가 공유하는 접합 영역 및 상호 배선층의 소정 부분과 풀 다운 트랜지스터의 다른 하나의 접합 영역이 노출되도록 제1절연막을 식각하는 단계; 상기 노출된 공통 접합 영역 및 상호 배선층과 풀 다운 트랜지스터의 타측 접합 영역에 버퍼 전도 라인과, 접지라인을 형성하는 단계; 결과물 상부에 제2층간 절연막과, 평탄화막을 형성하는 단계; 상기 버퍼 전도 라인의 표면이 노출되도록 평탄화막과 제2층간 절연막을 제거하는 단계; 및 전체 구조물 상부에 부하 디바이스 및 노드 콘택 라인용 제3폴리실리콘막을 형성하는 단계를 포함하는 것을 특징으로 하는 에스램 소자의 콘택 형성방법.
- 제1항에 있어서, 상기 버퍼 전도 라인은 폴리실리콘막과, 실리사이드막의 적층막인 것을 특징으로 하는 에스램의 콘택 형성방법.
- 제1항에 있어서, 상기 버퍼 전도 라인은 이방성 에치백에 의하여 노출되는 것을 특징으로 하는 에스램의 콘택 형성방법.
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| KR1019960024517A KR100222126B1 (ko) | 1996-06-27 | 1996-06-27 | 에스램의 콘택 형성방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019960024517A KR100222126B1 (ko) | 1996-06-27 | 1996-06-27 | 에스램의 콘택 형성방법 |
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| KR980005542A KR980005542A (ko) | 1998-03-30 |
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Country Status (1)
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|---|---|---|---|---|
| KR100557927B1 (ko) * | 1999-06-29 | 2006-03-10 | 주식회사 하이닉스반도체 | 에스램 디바이스의 콘택 형성방법 |
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