JPH0415951A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリに関し、特に、完全ＣＭ　ＯＳ
型のスタティック半導体メモリに通用して好適なもので
ある。

（発明の概要〕 本発明の半導体メモリにおいては、一対のドライバトラ
ンジスタと一対の負荷用トランジスタとにより構成され
たフリップフロップと一対のアクセストランジスタとに
よりメモリセルが構成され、ドライバトランジスタ及び
アクセストランジスタのそれぞれのゲート電極が第１の
導電層により形成され、ドライバトランジスタの拡散層
に電気的に接続される電源線が第１の導電層よりも上層
の第２の導電層により形成され、負荷用トランジスタの
ゲート電極が第２の導電層よりも上層の第３の導電層に
より形成され、負荷用トランジスタの活性領域が第３の
導電層よりも上層の第４の導電層により形成されている
。この半導体メモリにおいて、第２の導電層を介してア
クセストランジスタの拡散層にビット線を接続し、アク
セストランジスタ上で第２の導電層にビット線を接続す
ることにより、コンタクトホールの部分でのビット線の
ステップカバレッジの向上により半導体メモリの信顛性
の向上を図ることができる。また、この半導体メモリに
おいて、負荷用トランジスタのチャネル長方向をビット
線に対して傾斜させることにより、メモリセルを構成す
る一対の負荷用トランジスタの特性を同一とすることが
でき、しかも待機時消費電流の低減を図ることができる
。

〔従来の技術〕

第５図は完全ＣＭＯ３型スタテスタティックのメモリセ
ルの構成を示す。第５図に示すように、完全ＣＭＯ３型
スタテスタティックのメモリセルは、一対のドライバト
ランジスタＱ、、Ｑｚと一対の負荷用トランジスタＱ３
．Ｑ、とにより構成されたフリップフロップと、セル外
とのデータのやりとりのための一対のアクセストランジ
スタＱｓ　、Ｑ６とにより構成されている。ＷＬはワー
ド線、ＢＬ、ＢＬはビット線である。また、ＶＯＯは電
源を表す。

本願出願人は先に、特願平１−９１５１９号において、
ドライバトランジスタ及びアクセストランジスタのそれ
ぞれのゲート電極が第１の導電層により形成され、ドラ
イバトランジスタのソース領域に電気的に接続される電
源線が第１の導電層よりも上層の第２の導電層により形
成され、負荷用トランジスタのゲート電極が第２の導電
層よりも上層の第３の導電層により形成され、負荷用ト
ランジスタの活性領域が第３の導電層よりも上層の第４
の導電層により形成された完全ＣＭＯ３型スタテスタテ
ィックを提案した。この完全ＣＭＯ３型スタテスタティ
ックによれば、メモリセルの面積を縮小することができ
、しかも低消費電力化を図ることができるという利点が
あった。

〔発明が解決しようとする課題〕

しかし、特願平１−９１５１９号で提案された上述の完
全ＣＭＯ５型スタナスタテインクにおいては、第４の導
電層よりも上層のアルミニウム（ＡＩ）配線により形成
されたビット線をアクセストランジスタの拡散層に直接
接続しているので、このビット線をアクセストランジス
タの拡散層にコンタクトさせるためのコンタクトホール
の深さが太き（なり、従ってこのコンタクトホールの部
分の段差が急峻になる。このため、このコンタクトホー
ルの部分でのビットａのステップカバレッジが悪くなり
、信転性上好ましくなかった。

従って本発明の目的は、コンタクトホールの部分でのビ
ット線のステップカバレッジの向上により信幀性の向上
を図ることができる半導体メモリを提供することにある
。

本発明の他の目的は、メモリセルを構成する一対の負荷
用トランジスタの特性を同一とすることができ、しかも
待機時消費電流の低減を図ることができる半導体メモリ
を提供することにある。

〔課題を解決するための手段］ 上記目的を達成するために、第１の発明は、−対のドラ
イバトランジスタ（Ｑ、、Ｑ、）と一対ノ負荷用トラン
ジスタ（Ｑ、、Ｑ、）　　とにより構成されたフリップ
フロップと一対のアクセストランジスタ（Ｑｓ　、Ｑ、
）とによりメモリセルが構成され、ドライバトランジス
タ（Ｑ、、Ｑ、）及びアクセストランジスタ（Ｑ、、Ｑ
、）のそれぞれのゲート電極（Ｇ、、Ｇ、、ＷＬ）が第
１の導電層により形成され、ドライバトランジスタ（Ｑ
、、Ｑ、）の拡散層（５，８）に電気的に接続される電
源線（１４）が第１の導電層よりも上層の第２の導電層
により形成され、負荷用トランジスタ（Ｑ３　、Ｑ４）
のゲート電極（ｃｓ　、Ｇ、）が第２の導電層よりも上
層の第３の導電層により形成され、負荷用トランジスタ
（Ｑ、、Ｑ、）の活性領域が第３の導電層よりも上層の
第４の導電層により形成されている半導体メモリにおい
て、第２の導電層（１５，１６）を介してアクセストラ
ンジスタ（Ｑ、、Ｑ、）の拡散層（９，１１）にビット
線（ＢＬ、ＢＬ）が接続され、アクセストランジスタ上
で第２の導電層（１５，１６）にビット線（ＢＬ、ＢＴ
）が接続されている。

また、第２の発明は、一対のドライバトランジスタ（Ｑ
、、Ｑ、）と一対の負荷用トランジスタ（Ｑ、、Ｑ、）
とにより構成されたフリップフロップと一対のアクセス
トランジスタ（Ｑ、、Ｑ、）とによりメモリセルが構成
され、ドライバトランジスタ（Ｑ、、Ｑ、”）及びアク
セストランジスタ（Ｑ２．Ｑ、）のそれぞれのゲート電
極（ＣＺ。

ｃｚ　、ＷＬ）が第１の導電層により形成され、ドライ
バトランジスタ（Ｑ、、Ｑ、’）の拡散層（５゜８）に
電気的に接続される電源線（１４）が第１の導電層より
も上層の第２の導電層により形成され、負荷用トランジ
スタ（Ｑ、、Ｑ、）のゲートを極（０３，Ｇａ　）が第
２の導電層よりも上層の第３の導電層により形成され、
負荷用トランジスタ（Ｑ、、Ｑ、）−の活性領域が第３
の導電層よりも上層の第４の導電層により形成されてい
る半導体メモリにおいて、負荷用トランジスタ（Ｑ、。

Ｑ、）のチャネル長方向がビット線（ＢＬ、ＢＬ）に対
して傾斜している。

〔作用］ 上述のように構成された第１の発明の半導体メモリによ
れば、第２の導電層（１５，ｌ　６）を介してアクセス
トランジスタ（Ｑｓ　、Ｑ、）の拡散層（９，１１）に
ビット線（ＢＬ、ＢＬ）が接続され、アクセストランジ
スタ上で第２の導電層（１５，１６）にビット線（ＢＬ
、ＢＬ）が接続されているので、ビット線（ＢＬ、ＢＬ
）を第２の導電層（１５，１６）に接続するためのコン
タクトホール（Ｃ，ｔ、　　Ｃ９３）の深さは小さくな
り、従ってこのコンタクトホール（Ｃ＋□、　　Ｃ１：
ｌ）の部分の段差は特願平１−９１５１９号で提案され
た完全ＣＭＯ５型スタテスタティックのようにビット線
をアクセストランジスタの拡散層に直接接続する場合に
比べて大幅に緩和される。これによって、コンタクトホ
ール（Ｃ１ｌ　　Ｃ１３）の部分でのビット線（ＢＬ、
ＢＬ）のステップカバレッジを大幅に向上させることが
でき、半導体メモリの信頬性の向上を図ることができる
。

また、第２の発明の半導体メモリによれば、負荷用トラ
ンジスタ（Ｑ、、Ｑ、）のチャネル長方向がビット線（
ＢＬ、ＢＬ）に対して傾斜しているので、メモリセルを
構成する一対の負荷用トランジスタ（Ｑ、、Ｑ、）の形
状を同一とすることができるようになり、従ってこれら
の負荷用トランジスタ（Ｑ、、Ｑ、）の特性を同一とす
ることができる。さらに、負荷用トランジスタ（Ｑ、。

Ｑ、）のチャネル長方向がビット線（ＢＬ、ＢＥ）に対
して傾斜していることにより、これらの負荷用トランジ
スタ（Ｑ３．Ｑ、）のチャネル長を長くすることができ
るようになり、従ってその分だけ待機時にこれらの負荷
用トランジスタ（Ｑ３゜Ｑ、）を流れる電流を少なくす
ることができる。

これによって、待機時消費電流の低減を図ることができ
る。

〔実施例〕

以下、本発明の実施例について図面を参照しながら説明
する。なお、実施例の全図において、同一の部分には同
一の符号を付す。

第１図は本発明の第１実施例による完全ＣＭＯ８型スタ
テスタティックの平面図を示し、第２図は第１図の■−
■線に沿っての断面図を示す。この完全０ＭＯ３型スタ
ティックＲＡＭのメモリセルの等価回路は第５図に示す
通りである。

第１図及び第２図に示すように、この第１実施例による
完全０ＭＯ３型スタティックＲＡＭにおいては、例えば
ｐ型シリコン（Ｓｉ　）基板のような半導体基板１の表
面に例えばＳｉＯ２膜のようなフィールド絶縁膜２が選
択的に形成され、これによって素子間分離が行われてい
る。このフィールド絶縁膜２の下側には、例えばｐ゛型
のチャネルストッパー領域３が形成されている。また、
このフィールド絶縁膜２で囲まれた活性領域の表面には
、例えばＳｉＯ□膜のようなゲート絶縁膜４が形成され
ている。Ｇ、、Ｇ、はそれぞれドライバトランジスタＱ
、、Ｑ、のゲート電極、ＷＬ、ＷＬ′はワード線を示す
。これらのゲート電極Ｇ、、Ｇ２及びワード線ＷＬ、Ｗ
Ｌ’は、例えばリン（Ｐ）のようなｎ型不純物が高濃度
にドープされた例えばｎ゛型の第１層目の多結晶Ｓｉ［
やこのｎ゛型の第１層目の多結晶Ｓｉ膜上に例えばタン
グステンシリサイド（ＷＳｉｚ　）膜のような高融点金
属シリサイド膜を重ねたポリサイド膜などにより形成さ
れる。

一方、フィールド絶縁膜２で囲まれた活性領域中には、
ソース領域またはドレイン領域を構成する例えばｎ゛型
の拡散層５〜１１が形成されている。そして、ゲート電
極Ｇ１　と拡散層５．６とによりｎチャネルＭＯＳトラ
ンジスタから成るドライバトランジスタＱ、が形成され
ている。同様に、ゲート電極Ｇ２と拡散層７，８とによ
りｎチャネルＭＯＳトランジスタから成るドライバトラ
ンジスタＱ！が形成されている。また、ワード線ＷＬと
拡散層６，９とによりｎチャネルＭＯＳトランジスタか
ら成るアクセストランジスタＱ、が形成され、ワード線
ＷＬと拡散層１０．１１とによりｎチャネルＭＯ３）ラ
ンジスタから成るアクセストランジスタＱ、が形成され
ている。この場合、ゲート電極Ｇ＋　、Ｇｚ及びワード
線Ｖｖ’Ｌ、ＷＬ’の側壁には例えばＳｉＯ□膜から成
るサイドウオールスペーサ１２が形成されている。そし
て、拡散層５〜１１には、このサイドウオールスペーサ
１２の下側の部分に例えばｎ−型の低不純物濃廣部ａが
形成されている。従って、ドライバトランジスタＱ、、
Ｑ、及びアクセストランジスタＱ、。

Ｑ、は、Ｌ　Ｄ　Ｄ　（ｌｉｇｈｔｌｙ　ｄｏｐｅｄ　
ｄｒａｉｎ）構造を有している。

Ｃ＋　〜Ｃｉ　はベリラドコンタクト（ｂｕｒｉｅｄ　
ｃｏｎｔａｃｔ）用のコンタクトホールを示す。そして
、ドライバトランジスタＱ１のゲート電極Ｇ、の一端は
このコンタクトホールＣ１を通じてドライバトランジス
タＱ２の拡散層７にコンタクトしており、他端はコンタ
クトホールＣ２を通じてアクセストランジスタＱ、の拡
散層１０にコンタクトしている。また、ドライバトラン
ジスタＱ２のゲート電極Ｇ、は、コンタクトホールＣ１
を通じて拡散層６にコンタクトしている。

符号１３は例えばリンシリケートガラス（ＰＳＧ）膜や
Ｓｉ０ｇ膜のような層間絶縁膜を示す。また、Ｃ，、Ｃ
９はこの層間絶縁膜１３に形成されたベリノドコンタク
ト用のコンタクトホールを示す。符号１４は電＃電圧Ｖ
Ｓ３供給用の接地型ａ線を示す。この接地電源線１４は
、例えばＰのようなｎ型不純物が高濃度にドープされた
例えばｎ゛型の第２層目の多結晶Ｓｉ膜やこのｎ゛型の
第２層目の多結晶Ｓｉ膜上に高融点金属シリサイド膜を
重ねたポリサイド膜などにより形成される。この接地電
源線１４は、コンタクトホールＣ４を通してドライバト
ランジスタＱ、の拡散層５にコンタクトしているととも
に、コンタクトホールＣ３を通じてドライバトランジス
タＱ２の拡散層８にコンタクトしている。

符号１５．１６は中継配線を示す。これらの中継配線１
５．１６は、接地電源線１４と同様に、例えばＰのよう
なｎ型不純物が高濃度にドープされた例えばｎ゛型の第
２層目の多結晶Ｓｉ膜やこのｎ゛型の第２層目の多結晶
Ｓｉ膜上に高融点金属シリサイド膜を重ねたポリサイド
膜などにより形成される。ここで、中継配線１５は、ヘ
リラドコンタクト用のコンタクトホールＣ６を通してア
クセストランジスタＱ、の拡散層９にコンタクトしてい
る。また、中継配線１６は、ベリラドコンタクト用のコ
ンタクトホールＣ１を通じてアクセストランジスタＱ６
の拡散層１１にコンタクトしている。

符号１７は例えばＰＳＧ膜やＳｉＯ□膜のような眉間絶
縁膜を示す、また、Ｇ３．Ｇ４はそれぞれ負信用トラン
ジスタＱ、、Ｑ、のゲート電極を示す、これらのゲート
電極Ｇ、、Ｇ、は、例えばＰのようなｎ型不純物が高濃
度にドープされた例えばｎ゛型の第３層目の多結晶Ｓｉ
ｉにより形成される。Ｃ，、Ｃ，は層間絶縁膜１３．１
７に形成されたベリラドコンタクト用のコンタクトホー
ルを示す。そして、ゲート電極Ｇ、は、このコンタクト
ホールＣ１ｌを通じてドライバトランジスタＱ。

のゲート電極Ｇ、にコンタクトしている。また、ゲート
電極Ｇ４は、コンタクトホールＣ９を通じてドライバト
ランジスタＱ２のゲートを極Ｇ、にコンタクトしている
。

符号１８は例えばＰＳＧＭやＳ　ｉ　Ｏｚ膜のような眉
間絶縁膜を示す。Ｃ８゜、Ｃ１１はこの眉間絶縁膜１８
に形成されたベリラドコンタクト用のコンタクトホール
を示す。また、符号１９は電源電圧■Ｄゎ供給用のｉｔ
電源線示す。この電源線１９は、例えばホウ素（Ｂ）の
ようなｐ型不純物が高濃度にドープされた例えばｐ゛型
の第４層目の多結晶Ｓｉ膜により形成される。また、符
号２０．２１は不純物がドープされていない第４層目の
多結晶Ｓｉ膜を示し、これらの多結晶Ｓｉ膜２０，２１
によりそれぞれ負荷用トランジスタＱ、、Ｑ、のチャネ
ル領域が構成されている。さらに、符号２２，２３は例
えばＢのようなＰ型不純物が高濃度にドープされた例え
ばｐ゛型の多結晶５ｉｌｌｕを示す。そして、ゲート電
極Ｇ、と不純物がドープされていない第４層目の多結晶
５ｉｊｌ１２０とこの多結晶Ｓ　ｉ　Ｍ　２０に隣接す
る部分の電源線１９を構成するＰ゛型の多結晶Ｓｉ膜及
びＰ°型の多結晶Ｓｉ膜２２とにより、ｐチャネルの薄
膜トランジスタ（ＴＰＴ）から成る負荷用トランジスタ
Ｑ３が形成されている。

同様に、ゲート電極Ｇ４と不純物がトープされていない
第４層目の多結晶Ｓｉ膜２１とこの多結晶Ｓｉ膜２１に
隣接する部分の電源線工９を構成するｐ゛型の多結晶Ｓ
ｉ膜及びｐ゛型の多結晶Ｓｉ膜２３とにより、ｐチャネ
ルのＴＰＴから成る負荷用トランジスタＱ４が形成され
ている。ここで、ｐ゛型の多結晶Ｓｉ膜２３は、ベリラ
ドコンタクト用のコンタクトホールＣ１゜を通じて負荷
用トランジスタＱ。

のゲート電極Ｇ、にコンタクトしている。また、ｐ゛型
の多結晶Ｓｉ膜２２は、ベリラドコンタクト用のコンタ
クトホールＣ１＋を通じて負荷用トランジスタＱ４のゲ
ート電極Ｇ４にコンタクトしている。

符号２４は例えばＰＳＧ膜のような眉間絶縁膜を示す。

Ｃ１□＋ＣＩ３はこの層間絶縁膜２４及び層間絶縁膜１
７．１８に形成されたコンタクトホールを示す。ここで
、このコンタクトホールＣ＋Ｚは、アクセストランジス
タ上ｓ上に形成されている。

また、コンタクトホールｃｌｙは、ワードｉＷＬ’を用
いる隣接するメモリセルのアクセストランジスタ上に形
成されている。そして、コンタクトホールＣｌ□を通じ
て例えばＡＩ配線により形成されたビット線ＢＬが中継
配線１５にコンタクトしている。すでに述べたように、
この中継配線１５はコンタクトホールＣ１を通じてアク
セストランジスタＱ、の拡散層９にコンタクトしている
ので、ビットｉ％９！ＢＬはこの中継配線１５を介して
アクセストランジスタＱ５の拡散層９に接続されている
ことになる。同様に、ビット線「工はコンタクトホール
ＣＩ３を通じて中継配線１６にコンタクトしており、こ
の中継配線１６はコンタクトホールＣ７を通じてアクセ
ストランジスタＱ６の拡散層１１にコンタクトしている
ので、ビット線Ｗ王はこの中継配線１６を介してアクセ
ストランジスタＱ６の拡散Ｊｉｌｌに接続されているこ
とになる。なお、これらのビットｉＢＬ、ＢＬは、ワー
ドｉＷＬと直角方向に延在している。

なお、例えば４メガビツトの完全ＣＭＯ３型スタテイッ
クＲＡＭにおける上述のドライバトランジスタＱ、、Ｑ
、　、アクセストランジスタＱ、。

Ｑ、及び負荷用トランジスタＱ、、Ｑ、のチャネル幅（
Ｗ）／チャネル長（Ｌ）の例を挙げると、ドライバトラ
ンジスタＱ、、ＱｚのＷ／Ｌ＝１、Ｏｕｍｌｏ、５５μ
ｍ、アクセストランジスタＱｓ、ＱａのＷ／Ｌ＝０．６
μｍ１０．９ａｍ、負荷用トランジスタ（ｈ、Ｑ４のＷ
／Ｌ＝０．　５μｍ／１．６μｍである。この場合のメ
モリセルの寸法は３．４μｍＸ５．５２５μｍであり、
メモリセルの面積は１８．７８５μｍ２である。

次に、上述のように構成されたこの第１実施例による完
全ＣＭＯ３型スタテスタティックの製造方法の一例につ
いて説明する。

第１図及び第２図に示すように、まず半導体基板１の表
面を選択的に熱酸化することによりフィールド絶縁膜２
を形成して素子間分離を行う、この際、あらかじめ半導
体基板１中にイオン注入されてあった例えばＢのような
Ｐ型不純物が拡散して、このフィールド絶縁膜２の下側
に例えばＰ゛型のチャネルストッパー領域３が形成され
る。次に、フィールド絶縁膜２で囲まれた活性領域の表
面に熱酸化法によりゲート絶縁Ｍ４を形成する。

次に、このゲート絶縁膜４及びフィールド絶縁膜２０所
定部分をエツチング除去してコンタクトホールＣ８〜Ｃ
１を形成する。次に、ＣＶＤ法により全面に例えば第１
層目の多結晶Ｓｉ膜を形成し、この多結晶ＳｉＨに例え
ばＰのような不純物を熱拡散法やイオン注入法などによ
り高濃度にドープして低抵抗化した後、この多結晶Ｓｉ
膜をエツチングにより所定形状にバターニングしてゲー
ト電極Ｇ、、Ｇ、及びワード線ＷＬ、ＷＬ′を形成する
。

次に、これらのゲート電極Ｇ＋、Ｇｔ及びワード線ＷＬ
、ＷＬ’をマスクとして半導体基板１中に例えばＰのよ
うなｎ型不純物を低濃度にイオン注入する。次に、ＣＶ
Ｄ法により全面に例えばＳｉＯ□膜を形成した後、この
Ｓｉｎ、膜を例えば反応性イオンエツチング（ＲＩＥ）
法により基板表面と垂直方向にエツチングしてゲート電
極Ｃ，，Ｃ，及びワード線ＷＬ、ＷＬ′の側壁にサイド
ウオールスペーサ１２を形成する０次に、このサイドウ
オールスペーサ１２、ゲート電極Ｇ、、Ｇ２及びワード
線ＷＬ、ＷＬ’をマスクとして半導体基板り中に例えば
ヒ素（Ａｓ）のようなｎ型不純物を高濃度にイオン注入
する。この後、注入不純物の電気的活性化のための熱処
理を行う。これによって、サイドウオールスペーサ１２
の下側の部分に低不純物濃度部ａを有する拡散層５〜１
１が形成される。

次に、ＣＶＤ法により全面に層間絶縁膜１３を形成した
後、この層間絶縁膜１３の所定部分をエツチング除去し
てコンタクトホールＣ，，Ｃ。

Ｃｈ、Ｃ−ｐを形成する。

次に、ＣＶＤ法により全面に第２層目の多結晶Ｓｉ膜を
形成し、この多結晶Ｓｉ膜に例えばＰのような不純物を
高濃度にドープして低抵抗化した後、この多結晶５ｉｌ
ｌｉをエツチングにより所定形状にバターニングして接
地電源線１４及び中継配線１５゜１６を形成する。

次に、ＣＶＤ法により全面に眉間絶縁膜１７を形成した
後、この層間絶縁膜１７及び層間絶縁膜１３の所定部分
をエンチング除去してコンタクトホールＣｓ、Ｃｑを形
成する。次に、ＣＶＤ法により全面に第３層目の多結晶
Ｓｉ膜を形成し、この多結晶Ｓｉ膜に例えばＰのような
不純物を高濃度にドープして低抵抗化した後、この多結
晶Ｓｉ膜をエンチングにより所定形状にバターニングし
て負荷用トランジスタＱ、、Ｑ、のゲート電極Ｇ、、Ｇ
。

を形成する。

次に、ＣＶＤ法により全面に眉間絶縁膜１８を形成した
後、この層間絶縁膜１８の所定部分をエツチング除去し
てコンタクトホールＣ１゜＋　　ＣＩ＋を形成する。次
に、ＣＶＤ法により全面に第４層目の多結晶Ｓｉ膜を形
成した後、この多結晶Ｓｉ膜のうちの後に負荷用トラン
ジスタＱ３．Ｑ、のチャネル領域となる部分の表面を例
えばレジストパターン（図示せず）で覆い、このレジス
トパターンをマスクとしてこの多結晶Ｓｉ腹中に例えば
Ｂのようなｐ型不純物を高濃度にイオン注入する。この
後、レジストパターンを除去する。次に、この第４層目
の多結晶Ｓｉ膜をエツチングにより所定形状にパターニ
ングして、を源電圧ＶＤＤ供給用の配線１９、ｐ゛型の
多結晶Ｓｉ膜２２．２３及び負荷用トランジスタＱ、、
Ｑ、のチャネル領域を構成する不純物がドープされてい
ない多結晶Ｓｉ膜２０，２１を形成する。

次に、ＣＶＤ法により全面に眉間絶縁膜２４を形成した
後、この層間絶縁膜２４及び層間絶縁膜１７．１８の所
定部分をエツチング除去してコンタクトホールＣ１□＋
ＣＩ３を形成する。

次に、例えばスパッタ法により全面にＡＩ膜を形成した
後、このＡＩ膜をエツチングにより所定形状にバターニ
ングしてビット線ＢＬ、ＢＬを形成し、目的とする完全
ＣＭＯ５型スタテスタティックを完成させる。

以上のように、この第１実施例によれば、互いに隣接す
るワード線ＷＬ、ＷＬ′間に電源電圧■。供給用の電源
線１９を通し、アクセストランジスタＱ、、Ｑ、の拡散
層９，１１に対するビット線ＢＬ、Ｂ丁の接続を、これ
らの拡散層９，１１にそれぞれ接続されている中継配線
１５．１６にアクセストランジスタＱ、及びワード線Ｗ
Ｌ’を用いる隣接するメモリセルのアクセストランジス
タ上でそれぞれビット線ＢＬ、ＢＬをコンタクトさせる
ことにより行っているので、これらのビット線ＢＬ、Ｂ
Ｌをそれぞれ中継配線１５．１６にコンタクトさせるた
めのコンタクトホールＣ３２゜Ｃ１０の深さは、ビット
線ＢＬ、ＢＬを拡散層９゜１１に直接コンタクトさせる
場合に用いるコンタクトホールの深さに比べて極めて小
さくなる。このため、これらのコンタクトホールＣ１ｔ
、Ｃ１ｆｆの部分の段差は、特願平１−９１５１９号で
提案された完全ＣＭＯ３型スタテスタティックに比べて
大幅に緩和され、従ってこれらのコンタクトホールＣｌ
　！＋　　ＣＩ　３の部分でのビット線ＢＬ、ＢＬのス
テップカバレッジを大幅に向上させることができる。こ
れによって、完全ＣＭＯ３型スタテスタティックの信鱈
性の向上を図ることができる。さらに、この第２実施例
によれば、負荷用トランジスタＱ、、Ｑ、の形状の最適
化により、特願平１−９１５１９号で提案された完全Ｃ
ＭＯ３型スタテスタティックに比べてこれらの負荷用ト
ランジスタＱ、、Ｑ、のチャネル長をより長くすること
ができ、従ってその分だけ待機時にこれらの負荷用トラ
ンジスタＱ、、Ｑ、を流れる電流を少なくすることがで
きる。これによって、待機時消費電流の低減を図ること
ができ、低消費電力の完全ＣＭＯ３型スタテスタティッ
クを実現することができる。

次に、本発明の第２実施例について説明する。

第３図は本発明の第２実施例による完全ＣＭＯ５型スタ
テスタティックの平面図、第４図は第３図のＩＶ−ＩＶ
線に沿っての断面図である。この第２実施例による完全
ＣＭＯ３型スタテスタティックのメモリセルの等価回路
は第５図に示す通りである。

第３図及び第４図に示すように、この第２実施例による
完全ＣＭＯ３型スタテスタティックにおいては、第２層
目の多結晶Ｓｉ膜により形成された中継配線１５．１６
にそれぞれビット線ＢＬ　　ＢＬをコンタクトさせるた
めのコンタクトホールＣ，２，Ｃ，３がワード線ＷＬ、
ＷＬ′間を通るｔ源線１９に関して第１実施例と逆の位
置に形成されている。そして、負荷用トランジスタＱ、
、Ｑ４のチャ矛ル長方向はビット線ＢＬ、ＢＬに対して
傾斜しており、これらの負荷用トランジスタＱ３Ｑ４の
形状はほぼ同一となっている。その他の構成は、第１実
施例による完全ＣＭＯ３型スタテスタティックと同様で
ある。

この第２実施例による完全ＣＭＯ３型スタテスタティＲ
ＡＭの製造方法は、第１実施例による完全ＣＭＯ３型ス
タテスタティックの製造方法と同様であるので説明を省
略する。

以上のように、この第２実施例によれば、負荷用トラン
ジスタＱ、、Ｑ、のチャネル長方向がビット線ＢＬ、Ｂ
Ｌに対して傾斜しているので、これらの負荷用トランジ
スタＱ、、Ｑ、の形状を同一とすることができるように
なり、従ってこれらの負荷用トランジスタＱ、、Ｑ４の
特性を同一とすることができる。これによって、ドライ
バトランジスタＱ、、Ｑ、及び負荷用トランジスタＱ３
Ｑ、から成るフリップフロップの対称性の向上を図るこ
とができる。また、これらの負荷用トランジスタＱ、、
Ｑ、のチャネル長方向がビット線ＢＬ、ＢＬに対して傾
斜していることにより、これらの負荷用トランジスタＱ
、、Ｑ、のチャネル長を第１実施例に比べてより長くす
ることができる。

これによって、待機時にこれらの負荷用トランジスタＱ
、、Ｑ、を流れる電流を少なくすることができるので、
待機時消費電流の低減を図ることができ、完全ＣＭＯ３
型スタテスタティックの低消費電力化を図ることができ
る。また、第１実施例と同様に、アクセストランジスタ
Ｑ５．Ｑ、の拡散層９．１１に対するビット線ＢＬ、百
τの接続を、これらの拡散層９．１１に接続されている
中継配線１５．１６にそれぞれビット線ＢＬ、ＢＬをコ
ンタクトさせることにより行っているので、これらのコ
ンタクトホールＣ１！＋　　Ｃｒ２の部分でのビット線
ＢＬ、ＢＬのステップカバレッジを向上させることがで
き、これによって完全ＣＭＯ３型スタテスタティックの
信軽性の向上を図ることができる。

以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではな（、本発明
の技術的思想に基づく各種の変形が可能である。

例えば、上述の第１実施例及び第２実施例においては、
ドライバトランジスタＱ、、Ｑｚ及びアクセストランジ
スタＱｓ　、Ｑ＝がＬＤＤ構造を有する場合について説
明したが、これらのドライバトランジスタＱ、、Ｑ、及
びアクセストランジスタＱｓ、Ｑ６は必ずしもＬＤＤ構
造とする必要がないことは言うまでもない。

［発明の効果］ 以上述べたように、本発明によれば、第２の導電層を介
してアクセストランジスタの拡散層にビット線が接続さ
れ、アクセストランジスタ上で第２の導電層にビット線
が接続されているので、ビット線を第２の導電層にコン
タクトさせるためのコンタクトホールの部分の段差は大
幅に緩和される。これによって、このコンタクトホール
の部分でのビット線のステップカバレッジが大幅に向上
し、半導体メモリの信顛性の向上を図ることができる。

また、本発明によれば、負荷用トランジスタのチャ矛ル
長方向がビット線に対して傾斜しているので、メモリセ
ルを構成する一対の負荷用トランジスタの形状を同一と
することができ、従ってこれらの負荷用トランジスタの
特性を同一とすることができる。また、負荷用トランジ
スタのチャネル長を長くすることができるので、待機時
消費電流の低減を図ることができる。

【図面の簡単な説明】

第１図は本発明の第１実施例による完全ＣＭＯ３型スタ
テスタティックを示す平面図、第２図は第１図の■−■
線に沿っての断面図、第３図は本発明の第２実施例によ
る完全ＣＭＯ５型スタテスタティックを示す平面図、第
４図は第３図のＩＶ−■線に沿っての断面図、第５図は
完全ＣＭＯ３型スタテスタティックのメモリセルの等価
回路を示す回路図である。 図面における主要な符号の説明 に半導体基板、　２：フィールド絶縁膜、Ｇ１−Ｇ４　
：ゲート電極、　ＷＬ、ＷＬ’：ワード線、　５〜１１
：拡散層、　Ｃ４〜Ｃ１３：コンタクトホール、　　１
３，１７．１Ｂ、２２：層間絶縁膜、　Ｑｌ、Ｑｚ　　
：ドライバトランジスタ、Ｑ、、Ｑ、：負荷用トランジ
スタ、　Ｑ９．Ｑ６：アクセストランジスタ、　ＢＬ、
ＢＬ：ビット！。 代理人　　　弁理士　杉　浦　正　知

Claims (2)

【特許請求の範囲】
1. （１）一対のドライバトランジスタと一対の負荷用トラ
   ンジスタとにより構成されたフリップフロップと一対の
   アクセストランジスタとによりメモリセルが構成され、
   上記ドライバトランジスタ及び上記アクセストランジス
   タのそれぞれのゲート電極が第１の導電層により形成さ
   れ、上記ドライバトランジスタの拡散層に電気的に接続
   される電源線が上記第１の導電層よりも上層の第２の導
   電層により形成され、上記負荷用トランジスタのゲート
   電極が上記第２の導電層よりも上層の第３の導電層によ
   り形成され、上記負荷用トランジスタの活性領域が上記
   第３の導電層よりも上層の第４の導電層により形成され
   ている半導体メモリにおいて、 上記第２の導電層を介して上記アクセストランジスタの
   拡散層にビット線が接続され、 上記アクセストランジスタ上で上記第２の導電層に上記
   ビット線が接続されていることを特徴とする半導体メモ
   リ。
2. （２）一対のドライバトランジスタと一対の負荷用トラ
   ンジスタとにより構成されたフリップフロップと一対の
   アクセストランジスタとによりメモリセルが構成され、
   上記ドライバトランジスタ及び上記アクセストランジス
   タのそれぞれのゲート電極が第１の導電層により形成さ
   れ、上記ドライバトランジスタの拡散層に電気的に接続
   される電源線が上記第１の導電層よりも上層の第２の導
   電層により形成され、上記負荷用トランジスタのゲート
   電極が上記第２の導電層よりも上層の第３の導電層によ
   り形成され、上記負荷用トランジスタの活性領域が上記
   第３の導電層よりも上層の第４の導電層により形成され
   ている半導体メモリにおいて、 上記負荷用トランジスタのチャネル長方向がビット線に
   対して傾斜していることを特徴とする半導体メモリ。