JPS6373665A - Ｍｉｓトランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＭＩＳトランジスタ及びその製造方法に関する
。

〔従来の技術〕

Ｍ　Ｉ　Ｓ　１−ランジスタを主要な構成要素とする半
導体装置は今日の集積回路装置の主要な部分を占めてい
る。集積回路装置の高密度化、高集積化に伴い、構成要
素であるＭＩＳトランジスタの微細化が重要な課題とな
ってきている。

〔発明が解決しようとする問題点〕

しかしながら、従来技術の延長では、１μｍ程度以下の
ゲート長を実現することは極めて困難になりつつある。

その理由は、第一に特にＮチャネル素子においてはドレ
イン領域近傍で発生するホットエレクトロンのゲート絶
縁膜への注入による素子のしきい電圧あるいは電流利得
が変動する現象があり、ゲート長が１μｍ以下の素子で
は、ホットエレクトロンの影響を排除することが極めて
困難になることである。

第二に特にＰチャネル素子においては、ソース領域及び
ドレイン領域に通常はほう素が使用されるが、素子製造
プロセス中のほう素導入後の各熱処理工程において、は
う素の拡散が進行し、実効チャネル長が減少するという
ことがある。プロセス中の熱処理としては、眉間膜のり
フロ一工程等集積回路装置の作製上必要不可欠のものが
あり、このためゲート長１μｍ程度以下を実現すること
は、実デバイスに適用した場合、極めて困難であった。

更に、パターン設計上重要な事項として、ソース領域及
びドレイン領域となる拡散層のコンタクトとゲートどの
マージンの問題がある０通常のプロセスでは、ゲートと
ソース、トレイン間の短絡を防止するため、ソース領域
及びドレイン領域に対するコンタクト開口とゲート電極
とはパターン設計上、一定のマージン分だけ離していた
。これは、主として目合せ露光時の目合せずれを考慮し
たものである。

従って、全体としてパターンを縮小し素子の高密度化を
はかるためにはコンタクト開口とゲート電極とのマージ
ンも縮小する必要がある。

本発明の目的は平面上のゲート寸法の縮小化を行い、且
つ、パンチスルーあるいはホットエレクトロンによるデ
バイス特性の劣化を防止できるＭＩＳトランジスタを提
供することにある。更に、ソース領域、ドレイン領域上
のコンタクト開口とゲート電極とのマージンの必要の無
いＭＩＳトランジスタの製造方法を提供することにある
。

〔問題点を解決するための手段〕

本発明のＭＩＳトランジスタは、第１導電型半導体基板
の一主面から内部に向って形成された溝の内壁に設けら
れたゲート絶縁膜と、前記ゲート絶縁膜を介して設けら
れ前記溝を埋める導電物質からなるゲート電極と、前記
半導体基板の一主面に選択的に不純物を導入して前記溝
を挟んでそれぞれ設けられた第２導電型領域からなるソ
ース領域及びドレイン領域を含んでなるものである。

本発明のＭＩＳトランジスタの製造方法は、第１導電型
半導体基板の一主面に選択的に不純物を導入して第２導
電型領域を形成する工程と、前記第２導電型領域を形成
する前又は後に前記第２導電型領域の表面を被覆する耐
酸化性被膜を形成する工程と、前記耐酸化性被膜及び前
記第２導電型領域を選択的に除去して前記第２導電型領
域を２分する溝を形成してソース領域及びドレイン領域
を形成する工程と、前記耐酸化性被膜の残部をマスクに
して前記溝の内壁を酸化してゲート絶縁膜を形成する工
程と、前記ゲート絶縁膜を介して前記溝を埋める所定形
状の、その酸化物が絶縁体である導電性物質層を形成す
る工程と、前記耐酸化性被膜の露出部をマスクにして前
記導電性物質層の露出表面を酸化する工程とを含む構成
を有している。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明ＭＩＳトランジスタの第１の実施例を示
すトランジスタチップの主要部の断面図である。

この実施例は、第１導電型半導体基板であるｐ型シリコ
ン基板１の一主面に向って形成された溝の内壁に設けら
れた酸化シリコンからなるゲート絶縁膜６と、ゲート絶
縁膜６を介して設けられ前述の溝を埋める導電物質から
なる多結晶シリコンからなるゲート電極７と、Ｐ型シリ
コン基板１の一主面に選択的にｎ型不純物を導入して溝
を挟んでそれぞれ設けられた第２導電型領域からなるソ
ース領域５−２及びドレイン領域５−１を含んでなるも
のである。

第２図は本発明ＭＩ　Ｓトランジスタの第２の実施例を
示すトランジスタチップの主要部の断面図である。

この実施例は、ドレイン領域５−１．ソース領域５−２
にそれぞれ金属シリサイド層１０−１゜１０−２が設け
られていること、眉間絶縁膜１１が設けられていること
が第１の実施例と異なっている。眉間絶縁ＩＩ！１１が
ドレイン電極９−１．ソース電極９−２とゲート電極７
の間に介在しているのでこれらの間の結合容量が小さく
なり、動作時の雑音が少なくなる。

以上説明したいずれの実施例においても、一定の基板表
面積に対してゲート長の大きいＭＩＳトランジスタを実
現できるから、ゲート長を１μｍ程度以下にしなくても
高密度に集積してＩＣを作れるので、パンチスルーある
いはホットエレクトロンによる問題を回避できる。

第３図（ａ）〜（ｆ＞は本発明ＭＩＳトランジスタの製
造方法の第１の実施例を説明するための工程順に配列し
た半導体チップの断面図である。

まず、第３図（ａ＞に示すように、ｐ型シリコン基板１
上に、通常の選択酸化技術により厚いフィールド酸化膜
２を形成する。また、フィールド酸化膜２で区画された
活性素子領域上に、厚さ２０〜１００μｍの酸化シリコ
ン膜３及び窒化シリコン膜４の二層膜が形成されている
。この酸化シリコン膜３．窒化シリコン膜４は選択酸化
に使用したものである必要はない、改めてつけたもので
よい。

次に、第３図（ｂ）に示すように、イオン注入を行い、
ｎ型領域１２を形成する。注入不純物としては、ヒ素（
ｐチャネル型の場合には、はう素）が用いられる。

次に、第３図（ｃ＞に示すようにシリコン基板内に溝１
３を掘る。溝の深さは、溝部では前記の不純物注入層で
あるｎ型領域１２が完全に除去される程度以上（但し、
基板は突き抜けない）とする、こうして互いに分離され
たｎ型領域１２−１゜１２−２が形成される。

次に、第３図（ｄ）に示すように、耐酸化性被膜である
窒化シリコンｌｌ１４をマスクとして酸化を行ない７Ｉ
４１３の内壁（（！ｌ壁及び底面部）にゲート酸化膜６
を形成し、ＣＶＤ法により多結晶シリコンを成長させ全
体を多結晶シリコン層１４で埋め込む。

次に、第３図（ｅ）に示すように、多結晶シリ゛コン層
１４をエッチバックにより適当な厚さにした上で、リン
グラフィ技術により所定形状にパターニングする。

次に、第３図（ｆ）に示すように、酸化を行ない、表面
を酸化シリコン膜８で覆われたゲート電極７を形成する
。

次に、第１図に示すように、ソース、ドレイン領域であ
るｎ型領域１２−２．１２−１上の絶縁膜を除去する。

この場合、ゲート電極７表面の酸化シリコン１ｌｉ８を
マスクとして先ず窒化シリコン１ｉ５１４を除去し、次
に、酸化シリコン膜を一様にエツチングすればよい、酸
化シリコン膜３の厚さよりもフィールド酸化膜２及び酸
化シリコン膜の厚さを十分大きくしておけばよいのであ
る。すなわち、ソース、ドレイン領域へのコンタクト開
口の形成は自己整合的に行いうるので、ゲートとのマー
ジンを考慮する必要はない。

場合によっては、第３図（ｆ）に示した工程の次に、全
面に絶縁膜を被着し、リングラフィ技術によりコンタク
ト開口を形成しても良い、その場合にも、ゲート電極７
を構成している多結晶シリコン上は厚い絶縁膜で覆われ
ているため、たとえ目金せて不正確に行われてもゲート
電極が露出する危険性は少なく、短絡不良は防止できる
。　第４図は本発明ＭＩＳトランジスタの製造方法の第
２の実施例を説明するための途中工程における半導体チ
ップの断面図である。

まず、第３図（ａ）〜（ｆ）に示した工程の後、ｎ型領
域１２−１．１２−２上の窒化シリコン膜４、酸化シリ
コン膜３を選択的に除去する迄は、前述の実施例と同様
であるが、その次に、全面にシリコンと反応してシリサ
イドを形成する金属、たとえばチタン、モリブデン、タ
ングステン又は白金などを被着する。被着後、熱処理を
行なうことにより、シリコンと金属が接触している部分
で反応が起り金属シリサイドが形成される。未反応の金
属は適当なエツチング液により除去され、第４図に示し
たように、金属シリサイド層１０−１゜１０−２が形成
される０次にＣＶＤ法によりＰＳＧ膜からなる眉間絶縁
１１１１１を形成したのち、コンタクト開口を設け、ド
レイン電極９−１．ソース電極９−２を形成して第２図
に示した素子を完成できる。

この実施例は、金属シリサイド層の形成が簡単に行なえ
るところに特色がある。眉間絶縁膜１１の形成と開口を
設けるときの目合せのずれによる問題は第１の実施例で
説明した通りである。

次に本発明ＭＩ　Ｓトランジスタの応用例について述べ
る。

第５図（ａ）は本発明ＭＩ　Ｓトランジスタを用いた２
行２列メモリの主要部を示す半導体チップの平面図、第
５図（ｂ）は第５図（ａ）のＸ−Ｘ′線断面図である。

このメモリは１トランジスタ型のダイナミックメモリセ
ルを有しており、容量部のｐ型シリコン基板１に溝を掘
り、洛の側面及び底面を容量として利用したいわゆる「
満チャバシタ」を採用している０本メモリセルでは、前
述の本発明ＭＩＳトランジスタを使用しているため、ト
ランジスタのゲートの平面寸法はりソグラフィの限界寸
法まで縮小することもできる。また、コンタクト２０と
ゲーＩ・電極７−１．７−２とのマージンを考慮する必
要が無いため、パターン寸法の大幅な縮小化が可能とな
る。

次に、この応用例の製造方法について説明する。

第６図（ａ）〜（ｇ）は本発明ＭＩＳトランジスタを用
いたメモリの製造方法を説明するための工程順に配列し
た半導体チップの断面図である。

まず、第６図（ａ）に示すように、ｐ型シリコン基板１
の表面に選択的にフィールド酸化膜２を形成して素子形
成領域の区画づけを行ない、溝キャパシタを形成するた
めの満１５−１．１５−２を設けた後、酸化シリコン膜
３を形成する。

次に、第６図（ｂ）に示すように、多結晶シリコン膜１
６を全面に被着して溝部を埋めたのち、第６図（ｃ）に
示すように、所定形状に整形してから表面を酸化して酸
化シリコン膜１７を形成する。

次に、第６図（ｄ）に示すように、窒化シリコン膜４を
被着したのちイオン注入を行なってｎ型領域１２を設け
る。

次に、第６図（ｅ）に示すように、満１３−１゜１３−
２を設けてからゲーＩ・絶縁膜６を形成する。

次に、第６ＩＺ（ｆ＞に示すように、所定形状の多結晶
シリコン層１４−１’、１４−２’を形成したのち、第
６図（ｇ）に示すように、表面を酸化して酸化シリコン
膜８−１．８−２を設けてゲート電極７−１．７−２を
形成する。

最後に、第５図に示すように、アルミニウムからなるビ
ット線１８−１．１８−２を形成する。

〔発明の効果〕

以上説明したように、本発明ＭＩＳトランジスタは、半
導体基板に溝を掘り、渦内壁をトランジスタのチャネル
部として利用する構造により、パンチスルーあるいはホ
ットキャリアの注入によるデバイス特性の劣化をもたら
すことなくゲートの平面寸法を縮小できる効果がある。

又、本発明ＭＩ　Ｓ　１−ランジスタの製造方法は、ソ
ース、ドレイン上の耐酸化性膜をマスクとして選択的に
ゲート電極を酸化してゲート電極を酸化膜で保護するこ
とにより、ソース、ドレイン−Ｅのコンタクト開口とゲ
ートとのマージンを考慮する必要が無くなり、パターン
寸法の微細化が可能となる効果がある。

【図面の簡単な説明】

第１図、第２図はそれぞれ本発明Ｍ　Ｉ　Ｓ　＋−ラン
ジスタの第１及び第２の実施例を示すトランジスタチッ
プの主要部の断面図、第３図（ａ）〜（ｆ）は本発明Ｍ
ＩＳトランジスタの製造方法の第１の実施例を説明する
ための工程順に配列した半導体チップの断面図、第４図
は本発明ＭＩＳトランジスタの製造方法の第２の実施例
を説明するための途中工程における半導体チップの断面
図、第５図（ａ）は本発明ＭＩＳトランジスタを用いた
２行２列メモリの主要部を示す半導体チップの平面図、
第５図（ｂ）は第５図（ａ）のｘ−ｘ’線断面図、第６
図（ａ）〜（ｇ）は本発明ＭＩＳトランジスタを用いた
メモリの製造方法を説明するための工程順に配列した半
導体チップの断面図である。 １・・・ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・酸化シリコン膜、４・・・窒化シリコン膜、
５−１・・・ドレイン領域、５−２・・・ソース領域、
６・・・ゲート絶縁膜、７．７−１．７−２・・・ゲー
ト電極、８．８−１．８−２・・・酸化シリコン膜、９
−１・・・トレイン電極、９−２・・・ソース電極、１
０−１゜１０−２・・・金属シリサイド層、１１・・・
層間絶縁膜、１２・・・ｎ型領域、１３．１３−１．１
３−２・・・溝、１４．１４−１’、１４−２’・・・
多結晶シリコン層、１８−１．１８−２・・・ビット線
、１９−１゜１９−２・・・ゲート満パターン、２０・
・・コンタクト開口、２１−１．２１−２・・・溝容量
パターン、２２・・・フィールド酸化膜パターン。 第２図 茶３図 グΔ図

Claims (2)

【特許請求の範囲】
1. （１）第１導電型半導体基板の一主面から内部に向って
   形成された溝の内壁に設けられたゲート絶縁膜と、前記
   ゲート絶縁膜を介して設けられ前記溝を埋める導電物質
   からなるゲート電極と、前記半導体基板の一主面に選択
   的に不純物を導入して前記溝を挟んでそれぞれ設けられ
   た第２導電型領域からなるソース領域及びドレイン領域
   を含んでなることを特徴とするＭＩＳトランジスタ。
2. （２）第１導電型半導体基板の一主面に選択的に不純物
   を導入して第２導電型領域を形成する工程と、前記第２
   導電型領域を形成する前又は後に前記第２導電型領域の
   表面を被覆する耐酸化性被膜を形成する工程と、前記耐
   酸化性被膜及び前記第２導電型領域を選択的に除去して
   前記第２導電型領域を２分する溝を形成してソース領域
   及びドレイン領域を形成する工程と、前記耐酸化性被膜
   の残部をマスクにして前記溝の内壁を酸化してゲート絶
   縁膜を形成する工程と、前記ゲート絶縁膜を介して前記
   溝を埋める所定形状の、その酸化物が絶縁体である導電
   性物質層を形成する工程と、前記耐酸化性被膜の露出部
   をマスクにして前記導電性物質層の露出表面を酸化する
   工程とを含むことを特徴とする半導体装置の製造方法。