JPS59188973A - Ｍｏｓ型半導体装置およびその製造方法 - Google Patents
Ｍｏｓ型半導体装置およびその製造方法Info
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- JPS59188973A JPS59188973A JP6316283A JP6316283A JPS59188973A JP S59188973 A JPS59188973 A JP S59188973A JP 6316283 A JP6316283 A JP 6316283A JP 6316283 A JP6316283 A JP 6316283A JP S59188973 A JPS59188973 A JP S59188973A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 238000000034 method Methods 0.000 claims abstract description 17
- 239000012535 impurity Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 230000003647 oxidation Effects 0.000 claims abstract description 7
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 7
- 239000007772 electrode material Substances 0.000 claims abstract description 5
- 230000010354 integration Effects 0.000 abstract description 4
- 239000010409 thin film Substances 0.000 abstract 4
- 239000010408 film Substances 0.000 abstract 1
- 239000000463 material Substances 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 208000000260 Warts Diseases 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 201000010153 skin papilloma Diseases 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の属する技術分野の説明
本発明Ｕ、ＭＯ８（Ｍｅｔａｌ ０ｘｉｄｅ ８ｅｍｉ
ｃｏｎｄｕｃｔａｒ ）型半導体装置の構造およびその
製造方法に関する。％にＭＯＳ）ランジスタのソース・
ゲート・ドレイン領域の構造およびその形成方法に関す
る〇 （２）従来技術の説明 従来からＭＯ８型半導体装置は高集積性、低消費電力と
いう点で注目され微細化が進められてお夕、現在では、
一般的な主流の技術として第１図に示すようなシリコン
半導体基板ｌ上に選択酸化技術１’（よジソース・ゲー
ト・ドレイン電極の配設されるべき領域を他の領域より
薄く酸化膜層２を形成後、ゲート電極配役領域に不純物
の導入された多結晶シリコンＶＣよるゲート電極３を形
成し、その後多結晶シリコンゲート電極３および酸化膜
層２をマスクとして、酸化膜層２が薄くなっているソー
ス・ドレイン電極配設領域に、イオン注入あるいぼ熱拡
散等により不純物を導入しソース・ドレイン領域４．５
を形成する方法がとられている。この方法げソース・ド
レイン領域４，５がゲート電極３を形成することによジ
自動的に決足されるためセル７アライン型と呼ばれＭＵ
Ｓトランジスタの微細化に効果がある。しかしこの方法
では、ソース・ドレイン電極４，５の不純物層がゲート
電極下部まで、ソース・ドレインの不純物層の接合の深
さ７００．６〜０．８倍程度延びてしまいゲート電極３
とソース・ドレイン電極間にオーバーラッグ６が生じ、
ゲート長８が短かくなるにしたがいしたがい短チヤネル
効果等が発生し無視できなくなる。この効果？防ぐ方法
としてげソース・ドレインの不純物層の接合の深さ７を
浅くする方法やゲート電極下部のチャンネル部に基板１
と同一の不純物を導入する方法が考えられるが、前者の
方法ではあま、！ｌｌｌ接合の深さ７全浅くするとその
後の配線工程で配線金属と基板１が導通してしまうとい
う問題が生じ、後者の方法でｉＪＭ、Ｏｓトランジスタ
の移動度をさげてしまいざら（寄生容量が増えるという
様に性能が悪くなるような問題が生じる。
ｃｏｎｄｕｃｔａｒ ）型半導体装置の構造およびその
製造方法に関する。％にＭＯＳ）ランジスタのソース・
ゲート・ドレイン領域の構造およびその形成方法に関す
る〇 （２）従来技術の説明 従来からＭＯ８型半導体装置は高集積性、低消費電力と
いう点で注目され微細化が進められてお夕、現在では、
一般的な主流の技術として第１図に示すようなシリコン
半導体基板ｌ上に選択酸化技術１’（よジソース・ゲー
ト・ドレイン電極の配設されるべき領域を他の領域より
薄く酸化膜層２を形成後、ゲート電極配役領域に不純物
の導入された多結晶シリコンＶＣよるゲート電極３を形
成し、その後多結晶シリコンゲート電極３および酸化膜
層２をマスクとして、酸化膜層２が薄くなっているソー
ス・ドレイン電極配設領域に、イオン注入あるいぼ熱拡
散等により不純物を導入しソース・ドレイン領域４．５
を形成する方法がとられている。この方法げソース・ド
レイン領域４，５がゲート電極３を形成することによジ
自動的に決足されるためセル７アライン型と呼ばれＭＵ
Ｓトランジスタの微細化に効果がある。しかしこの方法
では、ソース・ドレイン電極４，５の不純物層がゲート
電極下部まで、ソース・ドレインの不純物層の接合の深
さ７００．６〜０．８倍程度延びてしまいゲート電極３
とソース・ドレイン電極間にオーバーラッグ６が生じ、
ゲート長８が短かくなるにしたがいしたがい短チヤネル
効果等が発生し無視できなくなる。この効果？防ぐ方法
としてげソース・ドレインの不純物層の接合の深さ７を
浅くする方法やゲート電極下部のチャンネル部に基板１
と同一の不純物を導入する方法が考えられるが、前者の
方法ではあま、！ｌｌｌ接合の深さ７全浅くするとその
後の配線工程で配線金属と基板１が導通してしまうとい
う問題が生じ、後者の方法でｉＪＭ、Ｏｓトランジスタ
の移動度をさげてしまいざら（寄生容量が増えるという
様に性能が悪くなるような問題が生じる。
（３）発明の詳細な説明
本発明の目的げ、製造方法？従来技術よジ難しくするこ
となく上記欠点を除き、特注のすぐれたＭ、ＯＳトラン
ジスタを形成することができるＭＯ８型半導体装置の構
造およびその製造方法を提供することにある○ （４）発明の詳細な説明 本発明によれば、−導電型の半導基板上にソース・ゲー
ト・ドレイン電極の配設されるべき領域を他の領域より
酸化膜層を薄く形成後、ソース・ゲート・ドレイン電極
の配設される領域【反対導電型を有する不純物層を形成
し全ての領域上に耐熱酸化膜層を形成し、ゲート電極の
形成されるべき領域のみの耐熱酸化膜層、薄い酸化膜層
２反対導型不純物層を除去しその後熱酸化を行ない全領
域上にゲート電極材料を蒸着し、ゲート電極配役領域以
外のゲート電極材料を前記耐熱酸化膜層と共に除去する
ことによりソース・ゲート・ドレイン電極が形成され、
チャンネル部がソース・ドレイン不純物層と基板との接
合深きより深くなる構造ＶＣ−なるため、チャンネル長
短くすることにより生じる電気的耐圧の低下および短チ
ャンネル効果等を、Δ４０Ｓトランジスタの特性を劣化
させることなく防ぐことができ、従来技術と同等の製造
方法で集積性や電気的特注のすぐれｆＣＭＯ８型半導体
装置を得ることができる。
となく上記欠点を除き、特注のすぐれたＭ、ＯＳトラン
ジスタを形成することができるＭＯ８型半導体装置の構
造およびその製造方法を提供することにある○ （４）発明の詳細な説明 本発明によれば、−導電型の半導基板上にソース・ゲー
ト・ドレイン電極の配設されるべき領域を他の領域より
酸化膜層を薄く形成後、ソース・ゲート・ドレイン電極
の配設される領域【反対導電型を有する不純物層を形成
し全ての領域上に耐熱酸化膜層を形成し、ゲート電極の
形成されるべき領域のみの耐熱酸化膜層、薄い酸化膜層
２反対導型不純物層を除去しその後熱酸化を行ない全領
域上にゲート電極材料を蒸着し、ゲート電極配役領域以
外のゲート電極材料を前記耐熱酸化膜層と共に除去する
ことによりソース・ゲート・ドレイン電極が形成され、
チャンネル部がソース・ドレイン不純物層と基板との接
合深きより深くなる構造ＶＣ−なるため、チャンネル長
短くすることにより生じる電気的耐圧の低下および短チ
ャンネル効果等を、Δ４０Ｓトランジスタの特性を劣化
させることなく防ぐことができ、従来技術と同等の製造
方法で集積性や電気的特注のすぐれｆＣＭＯ８型半導体
装置を得ることができる。
（５）英施例の説明
以下本発明の詳細を図面に従って述べる。
第２図に本発明ＭＯ８型半導体装置の構造断面図を表わ
しており、チャンネル部分がソース・ドレイン領域２４
．２５より下部にある為。
しており、チャンネル部分がソース・ドレイン領域２４
．２５より下部にある為。
ケート電極２３の下部にソース・ドレイン領域２４．２
５が延びてくることはなく、接合の深き２６を浅くする
必要もなくなる。従つ糧ＯＳトランジスタの性能をさげ
ることなく短チャンネル化ができるのである。
５が延びてくることはなく、接合の深き２６を浅くする
必要もなくなる。従つ糧ＯＳトランジスタの性能をさげ
ることなく短チャンネル化ができるのである。
第３図第４図第５図第６図は本発明製造方法の工程断面
図を表わしており、以下図面ＩＣ従って本発明の製造方
法について具体的に述べる。
図を表わしており、以下図面ＩＣ従って本発明の製造方
法について具体的に述べる。
本発明においてｒ：ｉまず、従来の選択酸化技術にヨリ
ソース・ゲート・ドレイン配役領域に他の領域エリ薄く
酸化膜層３２を形成しその後ソース・ゲート・ドレイン
電極の配役領域に半導体基板と反対導電型の不純物層３
３を形成し耐熱酸化膜層３４を全面に形成し第３図のよ
うな断面図となる。次ＶＣ第４図に示すようにフォトエ
ツチング技術ニし凱 ゲート電極パターンを７オトレジ
スト４５により形成し、ゲート電極となる部分のみの耐
熱酸化膜層４４．酸化膜層４２を除去する。次ＹＣ７オ
トレジスト４５を除去後ｆ 第１区
ソース・ゲート・ドレイン配役領域に他の領域エリ薄く
酸化膜層３２を形成しその後ソース・ゲート・ドレイン
電極の配役領域に半導体基板と反対導電型の不純物層３
３を形成し耐熱酸化膜層３４を全面に形成し第３図のよ
うな断面図となる。次ＶＣ第４図に示すようにフォトエ
ツチング技術ニし凱 ゲート電極パターンを７オトレジ
スト４５により形成し、ゲート電極となる部分のみの耐
熱酸化膜層４４．酸化膜層４２を除去する。次ＹＣ７オ
トレジスト４５を除去後ｆ 第１区
Claims (2)
- （１）−導電型半導体基板表面にソース・ドレイン電極
となるべき反対導電型不純物層を有し、前 ３゜記ソー
ス・ドレイン電極領域間【酸化膜層を介して、チャンネ
ル部がソース・ドレイン電極となる反対導電型不純物層
と前記半導体基板との接合の深さより深くなるようにゲ
ート電極を形成したことを特徴とするＭ（ＪＳ型半導体
装置。 - （２） −導電型半導体基板上にソース・ゲート・ド
レイン電極の配役ちれるべき領域を、他の領域より酸化
膜層を薄く形成後、ソース・ゲート・ドレイン電極の配
設でれる領域に反対導電型を有する不純物層を形成し全
ての領域上に耐熱酸化膜Ｊ＠全形成し、ゲート電極の形
成されるべき領域のみの耐熱酸化膜層、薄い酸化膜層１
反対導電型不純物層を除去し、その後熱酸化を行ない全
領域にゲート電極材料を蒸着しゲート電極配設領域以外
のゲート電極材料を前記耐熱酸化膜層と共に除去するこ
とによりソース・ゲート・ドレイン電極を形成する工程
を含むことを特徴とするＭＯ３型半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6316283A JPS59188973A (ja) | 1983-04-11 | 1983-04-11 | Ｍｏｓ型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6316283A JPS59188973A (ja) | 1983-04-11 | 1983-04-11 | Ｍｏｓ型半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59188973A true JPS59188973A (ja) | 1984-10-26 |
Family
ID=13221263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6316283A Pending JPS59188973A (ja) | 1983-04-11 | 1983-04-11 | Ｍｏｓ型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59188973A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6373665A (ja) * | 1986-09-17 | 1988-04-04 | Nec Corp | Ｍｉｓトランジスタ及びその製造方法 |
| JPH09148576A (ja) * | 1995-11-29 | 1997-06-06 | Nec Corp | 半導体装置の製造方法 |
-
1983
- 1983-04-11 JP JP6316283A patent/JPS59188973A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6373665A (ja) * | 1986-09-17 | 1988-04-04 | Nec Corp | Ｍｉｓトランジスタ及びその製造方法 |
| JPH09148576A (ja) * | 1995-11-29 | 1997-06-06 | Nec Corp | 半導体装置の製造方法 |
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