JPH01194362A - 埋め込みゲート型ｍｏｓｆｅｔの製造方法 - Google Patents
埋め込みゲート型ｍｏｓｆｅｔの製造方法Info
- Publication number
- JPH01194362A JPH01194362A JP1689188A JP1689188A JPH01194362A JP H01194362 A JPH01194362 A JP H01194362A JP 1689188 A JP1689188 A JP 1689188A JP 1689188 A JP1689188 A JP 1689188A JP H01194362 A JPH01194362 A JP H01194362A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- insulating film
- source
- drain
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 239000012535 impurity Substances 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 12
- 238000009792 diffusion process Methods 0.000 claims 1
- 238000009413 insulation Methods 0.000 claims 1
- 230000003647 oxidation Effects 0.000 abstract description 6
- 238000007254 oxidation reaction Methods 0.000 abstract description 6
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 5
- 238000005530 etching Methods 0.000 abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 4
- 229910052681 coesite Inorganic materials 0.000 abstract 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 2
- 229910052682 stishovite Inorganic materials 0.000 abstract 2
- 229910052905 tridymite Inorganic materials 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 3
- 230000001052 transient effect Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、埋め込みゲート型ＭＯＳＦＥＴ、更に詳細に
は、ゲート電極とソース又はドレイン間の容量を低減し
、過渡応答特性を改善した埋め込みゲート型ＭＯＳＦＥ
Ｔ及びその製造方法に関する。
は、ゲート電極とソース又はドレイン間の容量を低減し
、過渡応答特性を改善した埋め込みゲート型ＭＯＳＦＥ
Ｔ及びその製造方法に関する。
（従来の技術）
第２図は、従来のＭＯＳＦＥＴの断面構造の概略図であ
る。この図において、１は半導体基板、２はゲート絶縁
膜、３はゲート電極、４はソース、５はドレインを示す
。従来のＭＯＳＦＥＴは、この図に示すように、半導体
基板１上にゲート絶縁膜２及びゲート電極３を設け、か
つ、ソース４及びドレイン５を半導体基板ｌ内に形設し
た構造を有していた。
る。この図において、１は半導体基板、２はゲート絶縁
膜、３はゲート電極、４はソース、５はドレインを示す
。従来のＭＯＳＦＥＴは、この図に示すように、半導体
基板１上にゲート絶縁膜２及びゲート電極３を設け、か
つ、ソース４及びドレイン５を半導体基板ｌ内に形設し
た構造を有していた。
しかし、この構造を維持しつつ素子の微細化を推進しよ
うとすると、例えばソース４及びドレイン５が近接して
、いわゆる短チャンネル効果及び狭チャンネル効果等が
顕著になってくる。そしてその結果、閾値電圧の変動、
相互コンダクタンス（ｇ、）の劣化を生ずる。従って、
単なる素子構成要素の微細化では、半導体装置の高集積
化を図ることは困難であった。
うとすると、例えばソース４及びドレイン５が近接して
、いわゆる短チャンネル効果及び狭チャンネル効果等が
顕著になってくる。そしてその結果、閾値電圧の変動、
相互コンダクタンス（ｇ、）の劣化を生ずる。従って、
単なる素子構成要素の微細化では、半導体装置の高集積
化を図ることは困難であった。
そして、この問題の解決を企図するものとして埋め込み
ゲート型ＭＯＳＦＥＴ（’信学技報Ｊ ５ＳＤ８６−６
６、第５９頁、 １９８６年）が知られている。第３図
は同文献記載の埋め込みゲート型ＭＯＳＦＥＴの断面構
造の概略図である。この図において、１１は半導体基板
、１２はゲート絶縁膜、１３は埋め込みゲート電極、１
４はソース、１５はドレインを示す。埋め込みゲート型
ＭＯＳＦＥＴは、この図に示すように、半導体基板１１
に形設された溝部の側面及び底面の全体にゲート絶縁膜
１２を形設し、更にゲート電極１３をソース１４及びド
レイン１５との接合深さが略ゼロになるように形設した
構造になっている。このような構造にすれば、ＭＯＳＦ
ＥＴ素子を微細化しても、ある程度のチャンネル長を確
保することができ、短チャンネル効果を軽減することが
できる。
ゲート型ＭＯＳＦＥＴ（’信学技報Ｊ ５ＳＤ８６−６
６、第５９頁、 １９８６年）が知られている。第３図
は同文献記載の埋め込みゲート型ＭＯＳＦＥＴの断面構
造の概略図である。この図において、１１は半導体基板
、１２はゲート絶縁膜、１３は埋め込みゲート電極、１
４はソース、１５はドレインを示す。埋め込みゲート型
ＭＯＳＦＥＴは、この図に示すように、半導体基板１１
に形設された溝部の側面及び底面の全体にゲート絶縁膜
１２を形設し、更にゲート電極１３をソース１４及びド
レイン１５との接合深さが略ゼロになるように形設した
構造になっている。このような構造にすれば、ＭＯＳＦ
ＥＴ素子を微細化しても、ある程度のチャンネル長を確
保することができ、短チャンネル効果を軽減することが
できる。
（発明が解決しようとする課題）
しかしながら、第３図に示す従来の埋め込みゲート型Ｍ
ＯＳＦＥＴは、前記「信学技報」にその製造工程が示さ
れているように、半導体基板１１に設けた溝内を熱酸化
法により酸化して断面コ字状の略膜厚が均一なゲート絶
縁膜１２を形成するなどして得られるものであった。
ＯＳＦＥＴは、前記「信学技報」にその製造工程が示さ
れているように、半導体基板１１に設けた溝内を熱酸化
法により酸化して断面コ字状の略膜厚が均一なゲート絶
縁膜１２を形成するなどして得られるものであった。
従って、ゲート電極１３とソース１４及びドレイン１５
が薄いゲート絶縁膜１２によってのみ絶縁されているの
で、埋め込みゲート電極１３とソース１４及びドレイン
１５の間の容量が大きなものとなり、ＭＯＳＦＥＴの過
渡応答特性を著しく低下させる原因となっていた。
が薄いゲート絶縁膜１２によってのみ絶縁されているの
で、埋め込みゲート電極１３とソース１４及びドレイン
１５の間の容量が大きなものとなり、ＭＯＳＦＥＴの過
渡応答特性を著しく低下させる原因となっていた。
本発明は、このような問題点を解決し前記容量を低減す
ることにより過渡応答特性の優れた埋め込みゲート型Ｍ
ＯＳＦＥＴを提供することを目的とする。
ることにより過渡応答特性の優れた埋め込みゲート型Ｍ
ＯＳＦＥＴを提供することを目的とする。
（課題を解決するための手段）
本発明は、埋め込みゲート型ＭＯＳＦＥＴにおいて、埋
め込みゲート電極に対するソース及びドレインの接合深
さが略ゼロであり、埋め込みゲート型ｔＭの底面及び側
面下部とソース及びドレインとの間にゲート絶縁膜を、
埋め込みゲート電極の側面上部とソース及びドレインと
の間に前記ゲート絶縁膜に連続する少なくとも前記ゲー
ト絶縁膜より膜厚が厚い絶縁膜を具えることを特徴とす
る埋め込みゲート型ＭＯＳＦＥＴである。
め込みゲート電極に対するソース及びドレインの接合深
さが略ゼロであり、埋め込みゲート型ｔＭの底面及び側
面下部とソース及びドレインとの間にゲート絶縁膜を、
埋め込みゲート電極の側面上部とソース及びドレインと
の間に前記ゲート絶縁膜に連続する少なくとも前記ゲー
ト絶縁膜より膜厚が厚い絶縁膜を具えることを特徴とす
る埋め込みゲート型ＭＯＳＦＥＴである。
（作用）
本発明の埋め込みゲート型ＭＯＳＦＥＴ （以下、本発
明ＦＥＴということがある）において、埋め込みゲート
電極の側面上部とソース及びドレインの間に設けられる
絶縁膜は、ゲート絶縁膜より膜厚が厚いので、ゲート電
極を全てゲート絶縁膜で絶縁した場合に比ベゲートーソ
ース・ドレイン間の容量を低減することができる。
明ＦＥＴということがある）において、埋め込みゲート
電極の側面上部とソース及びドレインの間に設けられる
絶縁膜は、ゲート絶縁膜より膜厚が厚いので、ゲート電
極を全てゲート絶縁膜で絶縁した場合に比ベゲートーソ
ース・ドレイン間の容量を低減することができる。
（実施例）
以下、本発明を実施例を示す図面と共に説明する。
第１図は、本発明ＦＥＴの一実施例（ＮチャンネルＭＯ
ＳＦＥＴ）の断面構造の概略図である。この図において
、２１はｐ型Ｓｉ基板、２２はゲート絶縁膜、２３はＣ
ＶＤ ＳｉＯ□膜よりなる絶縁膜、２４．２５は夫々Ｎ
型不純物層よりなるソース及びドレイン、２６は多結晶
シリコンよりなる埋め込みゲート電極である。本発明Ｆ
ＥＴのゲート部は、第１図に示すように、埋め込みゲー
ト型になっている。そして、埋め込みゲート電極２６は
、その底面及側面下部とソース２４及びドレイン２５と
の間が通常のゲート絶縁膜２２によって、またその側面
上部とソース２４及びドレイン２５との間がゲート絶縁
膜２２に連続する少なくともこのゲート絶縁膜２２より
膜厚が厚いサイドウオール状の絶縁膜２３によってその
周囲が絶縁されている。
ＳＦＥＴ）の断面構造の概略図である。この図において
、２１はｐ型Ｓｉ基板、２２はゲート絶縁膜、２３はＣ
ＶＤ ＳｉＯ□膜よりなる絶縁膜、２４．２５は夫々Ｎ
型不純物層よりなるソース及びドレイン、２６は多結晶
シリコンよりなる埋め込みゲート電極である。本発明Ｆ
ＥＴのゲート部は、第１図に示すように、埋め込みゲー
ト型になっている。そして、埋め込みゲート電極２６は
、その底面及側面下部とソース２４及びドレイン２５と
の間が通常のゲート絶縁膜２２によって、またその側面
上部とソース２４及びドレイン２５との間がゲート絶縁
膜２２に連続する少なくともこのゲート絶縁膜２２より
膜厚が厚いサイドウオール状の絶縁膜２３によってその
周囲が絶縁されている。
そして、ソース２４及びドレイン２５とｐ型Ｓｉ基板２
１との境界面は、短チャンネル効果を軽減するため埋込
みゲート電極２６の底面と略同レベルに、すなわち接合
深さが略ゼロになっている。その結果、本発明ＦＥＴに
は、第１図に示すように、通常ソース２４及ドレイン２
５の絶縁膜２３の下方に張り出した部分、すなわちソー
ス延長部２４ａ及びドレイン延長部２５ａが形成されて
いる。本発明ＦＥＴは、このようにゲート部及びその周
辺において独特の構成を有するものであるが、そのほか
の部位については、従来の埋め込みゲート型ＭＯＳＦＥ
Ｔと同様であってよい。このような構成の本発明ＦＥＴ
において、チャンネル領域は、埋め込みゲート電極２６
に正電圧を印加することにより、ゲート絶縁膜２２とｐ
型Ｓｉ基板２１の境界域のｐ型Ｓｉ基板２１側に形成さ
れる。
１との境界面は、短チャンネル効果を軽減するため埋込
みゲート電極２６の底面と略同レベルに、すなわち接合
深さが略ゼロになっている。その結果、本発明ＦＥＴに
は、第１図に示すように、通常ソース２４及ドレイン２
５の絶縁膜２３の下方に張り出した部分、すなわちソー
ス延長部２４ａ及びドレイン延長部２５ａが形成されて
いる。本発明ＦＥＴは、このようにゲート部及びその周
辺において独特の構成を有するものであるが、そのほか
の部位については、従来の埋め込みゲート型ＭＯＳＦＥ
Ｔと同様であってよい。このような構成の本発明ＦＥＴ
において、チャンネル領域は、埋め込みゲート電極２６
に正電圧を印加することにより、ゲート絶縁膜２２とｐ
型Ｓｉ基板２１の境界域のｐ型Ｓｉ基板２１側に形成さ
れる。
第１図に示す本発明ＦＥＴは、例えば次に示す方法によ
り製造することができる。
り製造することができる。
製法Ａ［第４図（ａ）〜（ｆ）参照］ ：まず初めに、
通常の選択酸化法を用いてｐ型Ｓｉ基板２１上にアクテ
ィブ領域を形成し、ｐ型Ｓｉ基板２１に薄いＳｉＯ□膜
２６を熱酸化法により形成する。そして、このＳｉＯ□
膜２６をつき貫けてＮ型不純物をイオン注入法を用いて
注入してソース・ドレイン領域の厚さに略適合させた膜
厚のＮ型不純物層２７を形成する。このとき、Ｎ型不純
物として、リン又はヒ素を用いる［第４図（ａ）］。次
いで、比較的厚いＳｉＯ□膜２８をＣＶＤ法又は熱酸化
法を用いて形成し、フォトリソエツチング技術を用いて
、まずゲート溝となる領域の上の厚いＳｉＯ□膜を除去
し、更にｐ型Ｓｉ基板２１に達するまでＮ型不純物層２
７をエツチングして、深さが略Ｎ型不純物層の厚み程度
の第１ゲート溝２９を形成する。このとき、第１ゲート
溝２９の底面は、Ｎ型不純物層２７とｐ型Ｓｉ基板２１
との境界面と略同レベルになっている［第４図（ｂ）］
。次に、ＣＶＤ法により第１ゲート溝２９の溝底及び側
面に厚さが約５０００堆積度のＳｉＯ□膜３０膜形０す
る［第４図（ｃ）］、その後、５ｉｎ２膜３０を異方性
エツチング技術を用いて第１ゲート溝２９の側面上に少
なくともゲート絶縁膜２２よりは膜厚の厚いサイドウオ
ール状の絶縁膜２３を形成する［第４図（ｄ）］。その
後、第１ゲート溝２９の底にエツチング技術を用いて絶
縁膜２３に対し自己整合的に第２ゲート溝３１を形成し
、加工ダメージを十分に取り除く。第２ゲート溝３１の
深さは、第１ゲート溝２９よりは浅く、１００〜１００
０人程度になるよ堆積するのが好ましい［第４図（ｅ）
］。次に、熱酸化法により第２ゲート溝３１の底面及び
側面にサイドウオール状の絶縁膜２３に連続するゲート
絶縁膜２２を形成した後、ＣＶＤ法により第１ゲート溝
２９及び第２ゲート溝３１を低抵抗多結晶Ｓｉで覆い、
パターニングを行なって埋め込みゲート電極２６を形成
する。また、Ｎ型不純物層２７が第２ゲート溝３１の側
面に達する程度まで熱処理を行ないソース延長部２４ａ
及びドレイン延長部２５ａを形成しソース２４及びドレ
イン２５を完成する［第４図（ｆ）］。次に、チップ上
面に中間絶縁膜３２を形成後、ソース２４及びドレイン
２５の上部にフォトリソエツチング技術を用いてコンタ
クト３３．３４を形成し、金属配線３５．３６を形成し
て、第１図に示す本発明ＦＥＴを得る。
通常の選択酸化法を用いてｐ型Ｓｉ基板２１上にアクテ
ィブ領域を形成し、ｐ型Ｓｉ基板２１に薄いＳｉＯ□膜
２６を熱酸化法により形成する。そして、このＳｉＯ□
膜２６をつき貫けてＮ型不純物をイオン注入法を用いて
注入してソース・ドレイン領域の厚さに略適合させた膜
厚のＮ型不純物層２７を形成する。このとき、Ｎ型不純
物として、リン又はヒ素を用いる［第４図（ａ）］。次
いで、比較的厚いＳｉＯ□膜２８をＣＶＤ法又は熱酸化
法を用いて形成し、フォトリソエツチング技術を用いて
、まずゲート溝となる領域の上の厚いＳｉＯ□膜を除去
し、更にｐ型Ｓｉ基板２１に達するまでＮ型不純物層２
７をエツチングして、深さが略Ｎ型不純物層の厚み程度
の第１ゲート溝２９を形成する。このとき、第１ゲート
溝２９の底面は、Ｎ型不純物層２７とｐ型Ｓｉ基板２１
との境界面と略同レベルになっている［第４図（ｂ）］
。次に、ＣＶＤ法により第１ゲート溝２９の溝底及び側
面に厚さが約５０００堆積度のＳｉＯ□膜３０膜形０す
る［第４図（ｃ）］、その後、５ｉｎ２膜３０を異方性
エツチング技術を用いて第１ゲート溝２９の側面上に少
なくともゲート絶縁膜２２よりは膜厚の厚いサイドウオ
ール状の絶縁膜２３を形成する［第４図（ｄ）］。その
後、第１ゲート溝２９の底にエツチング技術を用いて絶
縁膜２３に対し自己整合的に第２ゲート溝３１を形成し
、加工ダメージを十分に取り除く。第２ゲート溝３１の
深さは、第１ゲート溝２９よりは浅く、１００〜１００
０人程度になるよ堆積するのが好ましい［第４図（ｅ）
］。次に、熱酸化法により第２ゲート溝３１の底面及び
側面にサイドウオール状の絶縁膜２３に連続するゲート
絶縁膜２２を形成した後、ＣＶＤ法により第１ゲート溝
２９及び第２ゲート溝３１を低抵抗多結晶Ｓｉで覆い、
パターニングを行なって埋め込みゲート電極２６を形成
する。また、Ｎ型不純物層２７が第２ゲート溝３１の側
面に達する程度まで熱処理を行ないソース延長部２４ａ
及びドレイン延長部２５ａを形成しソース２４及びドレ
イン２５を完成する［第４図（ｆ）］。次に、チップ上
面に中間絶縁膜３２を形成後、ソース２４及びドレイン
２５の上部にフォトリソエツチング技術を用いてコンタ
クト３３．３４を形成し、金属配線３５．３６を形成し
て、第１図に示す本発明ＦＥＴを得る。
製法Ｂ［第５図（ａ）〜（ｆ）参照］ ：製法Ｂは、製
法Ａと大部分において類似する。
法Ａと大部分において類似する。
従って、以下、主に差異点について説明する。
第４図に示した製法Ａと同様にして、ｐ型Ｓｉ基板２１
上にＮ型不純物層２７を形成し［第５図（ａ）］、次い
で第１ゲート溝３７を形成する。
上にＮ型不純物層２７を形成し［第５図（ａ）］、次い
で第１ゲート溝３７を形成する。
ただし、第１ゲート溝３７は、その底面がｐ型Ｓｉ基板
２１とＮ型不純物層２７との境界面に対し後に形成する
第２ゲート溝３８の深さ分だけ上方に来るように形成す
る［第５図（ｂ）］。次に、ＣＶＤ法により第１ゲート
溝３７の溝底及び側面に厚さが約５０００堆積度のＳｉ
Ｏ□膜３ｏを形成し［第５図（Ｃ）］、サイドウオール
状の絶縁膜２３を形成する［第５図（ｄ）］。次いで、
第２ゲート溝３８をその底面がｐ型Ｓｉ基板２１とＮ型
不純物層２７の境界面に達するように形成する。
２１とＮ型不純物層２７との境界面に対し後に形成する
第２ゲート溝３８の深さ分だけ上方に来るように形成す
る［第５図（ｂ）］。次に、ＣＶＤ法により第１ゲート
溝３７の溝底及び側面に厚さが約５０００堆積度のＳｉ
Ｏ□膜３ｏを形成し［第５図（Ｃ）］、サイドウオール
状の絶縁膜２３を形成する［第５図（ｄ）］。次いで、
第２ゲート溝３８をその底面がｐ型Ｓｉ基板２１とＮ型
不純物層２７の境界面に達するように形成する。
このとき、製法Ａと異なって、ソース延長部２４ａ及び
ドレイン延長部２５ａが形成されソース２４及びドレイ
ン２５が完成する［第５図（ｅ）］。次いで、第２ゲー
ト溝３８内にゲート絶縁膜２２、更に埋め込みゲート電
極２６を形成し［第５図（ｆ）］、金属配線３５．３６
を形成して、第１図に示す本発明ＦＥＴを得る。
ドレイン延長部２５ａが形成されソース２４及びドレイ
ン２５が完成する［第５図（ｅ）］。次いで、第２ゲー
ト溝３８内にゲート絶縁膜２２、更に埋め込みゲート電
極２６を形成し［第５図（ｆ）］、金属配線３５．３６
を形成して、第１図に示す本発明ＦＥＴを得る。
なお、本発明ＦＥＴは、第１図に示すものに限定されず
、また、その製造方法も上記製法に限定されるものでな
く、本発明に係る埋め込みゲート型ＭＯＳＦＥＴ構造を
実現する種々の変形例を本発明の範囲から排除するもの
ではない。
、また、その製造方法も上記製法に限定されるものでな
く、本発明に係る埋め込みゲート型ＭＯＳＦＥＴ構造を
実現する種々の変形例を本発明の範囲から排除するもの
ではない。
（発明の効果）
以上、詳細に説明したように、本発明によれば、以下の
ような効果を奏することができる。
ような効果を奏することができる。
（１）従来の埋め込みゲート型ＭＯＳＦＥＴでは、ゲー
ト電極とソース・ドレインがゲート絶縁膜の薄い酸化膜
を介して接続されていたためにゲート電極とソース・ド
レイン間の容量が大きなものとなり、高速化を妨げてい
たが、本発明では前記した如くサイドウオール状の絶縁
膜を設けたので、前記容量を減少させることが可能とな
り、高速化が可能となる。
ト電極とソース・ドレインがゲート絶縁膜の薄い酸化膜
を介して接続されていたためにゲート電極とソース・ド
レイン間の容量が大きなものとなり、高速化を妨げてい
たが、本発明では前記した如くサイドウオール状の絶縁
膜を設けたので、前記容量を減少させることが可能とな
り、高速化が可能となる。
（２）上記（１）に加えて、ソース・ドレインとゲート
電極間の絶縁破壊耐圧の低下をもたらすソース・ドレイ
ンのゲート溝に臨む上縁部が、サイドウオール状の厚い
絶縁膜を介してゲート電極と対向するようにしたので、
耐圧の向上が可能である。
電極間の絶縁破壊耐圧の低下をもたらすソース・ドレイ
ンのゲート溝に臨む上縁部が、サイドウオール状の厚い
絶縁膜を介してゲート電極と対向するようにしたので、
耐圧の向上が可能である。
（３）ソース・ドレイン不純物層をサイドウオール状の
絶縁膜の下まで延長したので、ゲートのチャンネル領域
にオフセットチャンネルが形成されず、高いコンダクタ
ンス（ｇ、）を得ることができる。
絶縁膜の下まで延長したので、ゲートのチャンネル領域
にオフセットチャンネルが形成されず、高いコンダクタ
ンス（ｇ、）を得ることができる。
（４）上記（３）に加えて、サイドウ、オール状の絶縁
膜をマスクにして自己整合的に第２ゲート溝を形成する
ため、フォトリソ技術のエツチング限界よりもより更に
短・いチャンネルを実現でき、高いｇ、、。
膜をマスクにして自己整合的に第２ゲート溝を形成する
ため、フォトリソ技術のエツチング限界よりもより更に
短・いチャンネルを実現でき、高いｇ、、。
を得る事が可能である。
（５）埋め込みゲートＭＯ８ＦＥＴであることから、ソ
ース・ドレインの接合深さを実効的にゼロとすることが
可能であり、このため、短チャンネル効果、狭チャンネ
ル効果を抑制することが可能である。
ース・ドレインの接合深さを実効的にゼロとすることが
可能であり、このため、短チャンネル効果、狭チャンネ
ル効果を抑制することが可能である。
第１図は本発明ＦＥＴの断面構造の概略図、第２図は従
来のＭＯＳＦＥＴの断面構造の概略図、第３図は従来の
埋め込みゲート型ＭＯＳＦＥＴの概略図、第４図は本発
明ＦＥＴの製造工程の一例を示す概略図、第５図は本発
明ＦＥＴの製造工程の他の一例を示す概略図である。 ２２・・・ゲート絶縁膜、２３・・・絶縁膜、２４・・
・ソース、２４ａ・・・ソース延長部、２５・・・ドレ
イン、２５ａ・・・ドレイン延長部、２６・・・埋め込
みゲート電極、 ２９．３７・・・第１ゲート溝、 ３１．３８・・・第２ゲート溝。 入 搏 大発明ＦＥＴの製造１橙の一例を示を概略図第４図 促夾ノＭＯ５ＦＥＴｔｆ）ｆｒｌｌｉｉ構造０概略図第
２図 従来の埋め込みゲート型ＭＯ９ＦＥＴ、慨晒図第３図 本発明ＦＥＴの製１工程◇他の一例を示す概略図第５図
来のＭＯＳＦＥＴの断面構造の概略図、第３図は従来の
埋め込みゲート型ＭＯＳＦＥＴの概略図、第４図は本発
明ＦＥＴの製造工程の一例を示す概略図、第５図は本発
明ＦＥＴの製造工程の他の一例を示す概略図である。 ２２・・・ゲート絶縁膜、２３・・・絶縁膜、２４・・
・ソース、２４ａ・・・ソース延長部、２５・・・ドレ
イン、２５ａ・・・ドレイン延長部、２６・・・埋め込
みゲート電極、 ２９．３７・・・第１ゲート溝、 ３１．３８・・・第２ゲート溝。 入 搏 大発明ＦＥＴの製造１橙の一例を示を概略図第４図 促夾ノＭＯ５ＦＥＴｔｆ）ｆｒｌｌｉｉ構造０概略図第
２図 従来の埋め込みゲート型ＭＯ９ＦＥＴ、慨晒図第３図 本発明ＦＥＴの製１工程◇他の一例を示す概略図第５図
Claims (1)
- 【特許請求の範囲】 １、埋め込みゲート型ＭＯＳＦＥＴにおいて、埋め込み
ゲート電極に対するソース及びドレインの接合深さが略
ゼロであって、 埋め込みゲート電極の底面及び側面下部とソース及びド
レインとの間にゲート絶縁膜を、 埋め込みゲート電極の側面上部とソース及びドレインと
の間に前記ゲート絶縁膜に連続する少なくとも前記ゲー
ト絶縁膜より膜厚が厚い絶縁膜を具えることを特徴とす
る埋め込みゲート型ＭＯＳＦＥＴ。 ２、Ｓｉ基板上にソース・ドレイン領域の厚さに略適合
させた膜厚のＮ型不純物層、ＳｉＯ＿２膜をこの順に重
ねたものからＳｉＯ＿２膜、Ｎ型不純物層を一部除去し
てＳｉ基板に達する深さの第１ゲート溝を形成し、 この第１ゲート溝の側面にサイドウォール状の絶縁膜を
形成し、 前記第１ゲート溝の底部に前記絶縁膜に対し自己整合的
に第１ゲート溝より浅い第２ゲート溝を形成し、 この第２ゲート溝の底面及び側面に前記サイドウォール
状の絶縁膜に連続するゲート絶縁膜を形成し、 前記サイドウォール状の絶縁膜及び前記ゲート絶縁膜上
に埋め込みゲート電極を形成し、 次いで、前記Ｎ型不純物層を熱拡散により前記サイドウ
ォール状の絶縁膜の下方において前記ゲート絶縁膜の側
面に到るまで延長してソース・ドレイン領域を形成する
ことを特徴とする埋め込みゲート型ＭＯＳＦＥＴの製造
方法。 ３、Ｓｉ基板上にソース・ドレイン領域の厚さに略適合
させた膜厚のＮ型不純物層、ＳｉＯ＿２膜をこの順に重
ねたものからＳｉＯ＿２膜、Ｎ型不純物層を一部除去し
てその底面がこのＳｉ基板とＮ型不純物層との境界面よ
りやや上方にあるように第１ゲート溝を形成し、 この第１ゲート溝の側面にサイドウォール状の絶縁膜を
形成し、 前記第１ゲート溝の底部に前記サイドウォール状の絶縁
膜に対し自己整合的に第１ゲート溝より浅いＳｉ基板に
達する第２ゲート溝を形成し、この第２ゲート溝の底面
及び側面に前記サイドウォール状の絶縁膜に連続するゲ
ート絶縁膜を形成し、 次いで、前記サイドウォール状の絶縁膜及び前記ゲート
絶縁膜上に埋め込みゲート電極を形成することを特徴と
する埋め込みゲート型ＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63016891A JP2519284B2 (ja) | 1988-01-29 | 1988-01-29 | 埋め込みゲ―ト型ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63016891A JP2519284B2 (ja) | 1988-01-29 | 1988-01-29 | 埋め込みゲ―ト型ｍｏｓｆｅｔの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01194362A true JPH01194362A (ja) | 1989-08-04 |
| JP2519284B2 JP2519284B2 (ja) | 1996-07-31 |
Family
ID=11928784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63016891A Expired - Lifetime JP2519284B2 (ja) | 1988-01-29 | 1988-01-29 | 埋め込みゲ―ト型ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2519284B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0799310A (ja) * | 1993-05-24 | 1995-04-11 | Nec Corp | 電界効果型トランジスタとその製造方法 |
| JPH09326489A (ja) * | 1996-06-06 | 1997-12-16 | Nec Corp | Ｍｏｓｆｅｔおよびその製造方法 |
| WO2002093651A1 (fr) * | 2001-05-17 | 2002-11-21 | Sony Corporation | Transistor a effet de champ de type a grille de canal et son procede de fabrication |
| WO2002101835A1 (fr) | 2001-05-30 | 2002-12-19 | Sony Corporation | Procede de fabrication d'un transistor a effet de champ de type porte de canal |
| KR100424184B1 (ko) * | 2002-01-18 | 2004-03-25 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 형성방법 |
| JP2010177318A (ja) * | 2009-01-28 | 2010-08-12 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2011171440A (ja) * | 2010-02-17 | 2011-09-01 | Sharp Corp | Ｉｉｉ族窒化物系へテロ電界効果トランジスタ |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5787545U (ja) * | 1980-11-17 | 1982-05-29 | ||
| JPS57115871A (en) * | 1980-11-24 | 1982-07-19 | Western Electric Co | Method of producing semiconductor device |
| JPS61156772A (ja) * | 1984-12-27 | 1986-07-16 | Sony Corp | 電界効果トランジスタの製造方法 |
| JPS61232677A (ja) * | 1985-04-09 | 1986-10-16 | Fuji Xerox Co Ltd | Ｍｉｓ型半導体装置およびその製造方法 |
-
1988
- 1988-01-29 JP JP63016891A patent/JP2519284B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5787545U (ja) * | 1980-11-17 | 1982-05-29 | ||
| JPS57115871A (en) * | 1980-11-24 | 1982-07-19 | Western Electric Co | Method of producing semiconductor device |
| JPS61156772A (ja) * | 1984-12-27 | 1986-07-16 | Sony Corp | 電界効果トランジスタの製造方法 |
| JPS61232677A (ja) * | 1985-04-09 | 1986-10-16 | Fuji Xerox Co Ltd | Ｍｉｓ型半導体装置およびその製造方法 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0799310A (ja) * | 1993-05-24 | 1995-04-11 | Nec Corp | 電界効果型トランジスタとその製造方法 |
| JPH09326489A (ja) * | 1996-06-06 | 1997-12-16 | Nec Corp | Ｍｏｓｆｅｔおよびその製造方法 |
| WO2002093651A1 (fr) * | 2001-05-17 | 2002-11-21 | Sony Corporation | Transistor a effet de champ de type a grille de canal et son procede de fabrication |
| WO2002101835A1 (fr) | 2001-05-30 | 2002-12-19 | Sony Corporation | Procede de fabrication d'un transistor a effet de champ de type porte de canal |
| EP1391939A1 (en) * | 2001-05-30 | 2004-02-25 | Sony Corporation | Method for manufacturing channel gate type field effect transistor |
| US6927130B2 (en) | 2001-05-30 | 2005-08-09 | Sony Corporation | Method of manufacturing a trench gate type field effect transistor |
| EP1391939A4 (en) * | 2001-05-30 | 2007-11-07 | Sony Corp | METHOD FOR PRODUCING A CHANNEL GATE FIELD EFFECT TRANSISTOR |
| KR100424184B1 (ko) * | 2002-01-18 | 2004-03-25 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 형성방법 |
| JP2010177318A (ja) * | 2009-01-28 | 2010-08-12 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2011171440A (ja) * | 2010-02-17 | 2011-09-01 | Sharp Corp | Ｉｉｉ族窒化物系へテロ電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2519284B2 (ja) | 1996-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7199010B2 (en) | Method of maufacturing a trench-gate semiconductor device | |
| JPH04269873A (ja) | 逆シリサイドｔ型ゲート構造を有するトランジスタ | |
| KR0140719B1 (ko) | 모스 전계효과 트랜지스터의 제조방법 | |
| KR970009054B1 (ko) | 평면구조 모스 트랜지스터 및 그 제조방법 | |
| US7485534B2 (en) | Method of manufacture of a trench-gate semiconductor device | |
| JPH0846196A (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| JPH01194362A (ja) | 埋め込みゲート型ｍｏｓｆｅｔの製造方法 | |
| US5610424A (en) | Metal oxide semiconductor field effect transistor | |
| JPH03138930A (ja) | ポリシリコン・ウィンドーパッドを有する電界効果トランジスタ | |
| JPH0493083A (ja) | 半導体装置およびその製造方法 | |
| JPS6245071A (ja) | 半導体装置の製造方法 | |
| JP2004063918A (ja) | 横型ｍｏｓトランジスタ | |
| US20020137322A1 (en) | Reduced mask count process for manufacture of mosgated device | |
| JPH02121336A (ja) | 半導体装置及びその製造方法 | |
| JPH067596B2 (ja) | 半導体装置の製造方法 | |
| JPH06196689A (ja) | 絶縁ゲート電界効果半導体装置およびその製造方法 | |
| JP2001257346A (ja) | 半導体集積回路装置 | |
| JP3955123B2 (ja) | Ｍｏｓトランジスタの製造方法 | |
| KR19980058438A (ko) | 반도체 소자의 실리사이드 형성 방법 | |
| JPH03276680A (ja) | 半導体装置およびその製造方法 | |
| JPH01191476A (ja) | 半導体装置 | |
| JPH06204472A (ja) | トレンチ形ソース／ドレーンｍｏｓｆｅｔの製造方法 | |
| JPS61202467A (ja) | 半導体装置 | |
| JPS61187273A (ja) | 半導体装置 | |
| JPH06204241A (ja) | 電界効果トランジスタ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080517 Year of fee payment: 12 |