JPS61202467A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS61202467A
JPS61202467A JP4305185A JP4305185A JPS61202467A JP S61202467 A JPS61202467 A JP S61202467A JP 4305185 A JP4305185 A JP 4305185A JP 4305185 A JP4305185 A JP 4305185A JP S61202467 A JPS61202467 A JP S61202467A
Authority
JP
Japan
Prior art keywords
polycrystalline silicon
insulating film
layer
substrate
melting point
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP4305185A
Other languages
English (en)
Other versions
JPH0431193B2 (ja
Inventor
Minoru Araki
荒木 稔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP4305185A priority Critical patent/JPS61202467A/ja
Publication of JPS61202467A publication Critical patent/JPS61202467A/ja
Publication of JPH0431193B2 publication Critical patent/JPH0431193B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7836Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔殖東上の利用分野〕 本発明は半導体装置に関し、*にMOS!’IE界効果
半導体装置、更に詳しくはゲー)[億として多結晶シリ
コンと高融点金Jsを用いたMOS型電界効果半導体装
置に関する。
〔従来の技術〕
近年、集積回路は、高集積化゛、高速化、低消賀電力化
、低価格化と変化し、その応用範囲は拡大している。し
かしデバイスは一般に目的をもって設計され、それぞれ
特有の性格を持ちその1史用範囲が限定されている。す
べてに優位金持つ特徴があれば最高であるが一般にはそ
のようにならないのが通例である。
技術的には、エッナノグ技前、リゾグラフィ技術、材料
技術の進歩によって集積回路デバイスはめまぐるしく進
展し精度は著しく向上した。
従来、高速化をめざして対策を打りているのは、MOS
型半導体装置においては、電気的容量と抵抗に関してで
ある。そこで、シリコンゲートMOSトランジスタは、
ゲート′框極とソース・ドレインとなる拡散層とのオー
バーラツプ容11小さく抑えるために考え出され、自己
整合的にソース・ドレインを形成するものであシ、ドレ
インとゲートを極とのオーバーラツプ容1tt−小さく
することができ高速動作が可能になった。
さらに、多結晶シリコンを用いた電極では、抵抗が高い
ために、この抵抗の小さい材料として、高融点金属が用
いられているが、この高融点金属では閾値電圧が不安定
になったりして品質上問題である。そこで、多結晶シリ
コンと高融点金属のシリサイドを用〜・ることによって
、ゲート電極とゲート絶縁膜の界面側には、従来の多結
晶シリコンを用い、その上層にシリサイドを用いるとい
う金属シリサイド構造のゲート電極を有したデバイスが
考え出され近年製品化されている。
このように、ゲート電極を低抵抗にして、自己整合的に
ソース・ドレインを形成するデバイスは容量が小さく、
抵抗も小さいため、高速動作が可能となる。
従来例として、第3図にシリサイド電極のデバイスの構
造断面図を示す。
第3図に示す構造は一導゛亀型のシリコン半導体基板3
01に、通常のLOCUS法で形成されたフィールド絶
縁膜302に囲まれて、トランジスタ領域があり、この
トランジスタ領域には、ゲート絶縁膜303が形成され
、その上に多結晶シリコン3oA成されている。この多
結晶シリコン304は、ある不純物に依って、導電型が
決定しているものである。この多結晶シリコン304の
両側にはある棟の絶縁膜305があり、この絶縁膜の内
側にシリサイド層306がある。この電極をはさんで両
側に高濃度ソース拡散層307.高濃度ドレイン拡散層
308が形成されている。このような構造を形成するた
めには、多結晶シリコ/に不純物を導入した後、パター
ニングして、この多結晶シリコン304f酸化したり、
またCVD法に依り絶縁膜(シリコン識化膜のような絶
縁膜。
その他シリコン窒化膜等)を成長させて、リアクティブ
・イオン・エツチング(RIE)法の異方性エツチング
を用いて、上面だけ多結晶シリコンを露出させt、、後
、高融点金属(例えばモリブデン。
チタン、タングステン等)を成長させて、熱処理によっ
て多結晶シリコンと高融点金属と反応させシリサイド層
306′?:形成して、残った未反応部分をある棟の溶
液で除去し、その後イオン注入法を用いて高濃度ソース
拡散層307、尚濃度ドレイン拡散層308を形成する
のである。
〔発明が解決しようとする問題点〕
上述した半導体装置は多結晶シリコン304の周囲に残
存させる絶縁膜305の厚さにも依存し、またその方法
にも依るが、@面に残存させる膜305が厚ければ厚い
ほど後でソース・ドレインを形成するため、このオーバ
ー・ラップがな(なってしまって、オフ・セットになっ
てしまう事があり、また設計した多結晶シリコンより細
くなって、設計の期待をうらぎる結果ともなる。それを
避けるために、高濃度ソースおよびドレイン拡散層30
7,308を形成後絶縁膜305ft残すようにすると
、上述した酸化法では拡散層が深くなってオーバー・ラ
ップ容量が大きくなってしまった夛。
ソース・ドレインの不純物拡散領域の酸化速度が速いた
めに多くの酸化膜が成長し、ゲート・多結晶シリコンに
応力をかける事になって不都合が発生することもある。
CVD法を用いて、高濃度ソース・ドレイン拡散層を形
成してから、シリサイド化を行なう拳は可能であるが、
一般に短チヤネル化を行なっていくと、ソース・ドレイ
ン間の電界強度が増大してホットキャリア注入現象が著
しくな)で、特性を不安定Iこさせる事が知られておシ
、シリサイド化に依って高速化を図ったにもかかわらず
1品質に於ける信頼性が悪化する可能性がある。
本発明は、このような不都合を除去し、高速でホットキ
ャリア注入現象を低減して、信頼性の高半導体装置を提
供することを目的とする〇〔問題点を解決するための手
段〕 本発明の半導体装置は、−導電型の半導体基板に該基板
と反対導電型の不純物で形成されたソース及びドレイン
領域を有する絶縁ゲート電界効果MOS型の半導体装置
において、多結晶シリコンと該多結晶シリコンを覆いそ
の界面でシリサイド層を形成し、ドレイン拡散層上の絶
縁膜上に延在する高融点金属とよりなるゲート電極と、
前記高融点金属のドレイン領域への延在部下の基板内に
ドレイン拡散層に接し、ドレイン領域より低濃度の反対
導電型領域を有し、多結晶シリコン電極下のゲート絶縁
膜を介して基板内にチャンネル領域を形成せしむること
により構成される。
〔実施例〕
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例の断面図である。
第1図に示す半導体装置は、−導電型の半導体基板10
1の表面には通常のLOCO8法により形成されたフィ
ールド絶縁膜102を有し、この絶縁膜102で囲まれ
た領域がトランジスタの活性領域を構成し、その領域に
はゲート絶縁膜103、ゲート絶縁膜の所定位置には、
ある種の不純物(例えばリンやヒ素やホウ素等)が導入
された多結晶シリコ/104があフ、さらにその上層に
は多結晶シリコン104を機って高融点金属105が形
成されている。多結晶シリコンと高融点金属の界面では
シリサイド化されて結合し一体としてゲート電極を形成
している。多結晶シリコン104の上層でなくゲート絶
縁膜上に接している高融点金属部分の下層側の基板内に
は、基板の導を盤と反対4を型の不純物で比較的薄い濃
度になっているソースの一部の低濃度ソース拡散層10
6、ドレインの一部の低濃度ドレイン拡散層107がそ
れぞれ形成され、高融点金属で覆われていない領域のゲ
ート絶縁膜103の下の基板には、基板と反対導電型の
高濃度不純物で形成された高濃度ソース拡散層108、
高濃度ドレイン拡散層109が形成され、前述した低濃
度ソース拡散層106及び低濃度ドレイン拡散層107
と接して構成されている。
このような構成のMOSfflトランジスタは、ゲート
電極が多結晶シリコンと高融点金属で形成され低抵抗化
されており、しかもチャ/ネル領域のゲート絶縁膜を介
して上層にあるのは多結晶シリコンである。従ってMO
:3構造として安定な特性を得ることができる。
高融点金属がゲート絶縁膜を介して接する下層の基板内
はソース拡散層、ドレイン拡散層の延長領域であって、
ディプリート領域であフ、高融点金属の不安定が影響し
ない。
ソース番ドレイン拡散層は高IIk度に形成されている
ため、低抵抗化している。ドレイン拡散層の延長部分1
07が低濃度であるために、ホットキャリア注入現象が
抑制されることになる。
なお、高融点金属だけで、ドレインとオーバーラツプし
ている領域のゲート容量を減するためには、この膜を厚
く成長させればよい。
次に本発明の一実施例の製造方法につき説明する。第2
図(a)〜(d)は本発明の一実施例の製造方法を説明
するために工程順に示した断面図である。
先ず、第2図(a)に示すように、−導電型のシリコン
半導体基板201に通常のLOCO8法により比較的厚
い絶縁膜(シリコン酸化膜)202のフィールド酸化膜
を形成し、素子形成領域に薄いシリコン酸化膜を形成し
ゲート絶縁膜203とする。
次に、第2図(b)に示すように、ある不純物(例えば
リンやホウ2等)を含んだ多結晶シリコンを表面に成長
させ、所定の形状に加工して、多結晶シリコン電極20
4t−形成する。次いでイオン注入法により基板と反射
溝taの不純物を、後で形成するソース・ドレイン拡散
層の濃度に比べ低濃度に注入する。この時低濃度ソース
・ドレイン拡散層205,206  は多結晶シリコン
204に対して自己整合的に形成される。
次に、第2図(C)に示すように、高融点金属(例えば
モリブデ/、タングステン、チタン、白金等)207金
成長させ、そしてホト・レジスト208’kffiい、
多結晶シリコy204e覆って、ソース−ドレイ720
5.206  に延びた領域に高融点金属207をパタ
ーニング(RIBでエツチング)して、高融点金属の電
極207を形成する。このエツチングが終って後、ホト
・レジスト208をそのまま残存させて、これ金マスク
にして、高濃度の基板と逆導電型不純物をイオン注入法
で注入し、ソース・ドレイン拡散層209,210  
’ie形成する。この方法を用いる事に依って、比較的
薄い高融点金属膜でも、ソース・ドレインの濃度を分離
する事が出来る。また、ホト・レジストを除去してから
、高濃度のイオン注入を行なう事に依って、高融点金属
が薄い場合、多結晶シリコンと重なった所では厚いため
止まり、薄い高融点金属だけのところは、注入が通過し
て、基板にまで達し濃度の低い層を形成出来、結果とし
て第2図(C)と同じになってJ!2図(b)の不純物
注入工8を省略する事が可能である。
次に、第2図(d)に示すように、適当な熱処理を行な
い、多結晶シリコンと高融点金属の接触界面でシリサイ
ド化を行なう。次いで、眉間絶縁膜(例えばシリコン酸
化膜、PSG、シリコン窒化膜等)211t−CVD法
で成長し、所定の位置にコンタクトを開孔し、アルミニ
ウムのような金属配線で電極212.213を形成する
と半導体装置は完成する。
以上説明したように1本実施例の半導体装置は、ゲート
電極が低抵抗化されていて、チャンネル領域のゲート電
極は多結晶シリコンであるから安定な特性が得られ、制
融点金属の延在する所の基板内はドレイン拡散層が低濃
度で延びていることになるので、特性の不安定性を解消
し、ホトキャリア注入現wkヲ抑制しながら短チヤンネ
ル化出来、酸化などの製造条件による変動を受けないの
で短チャンネル化した時の多結晶シリコンの幅で、fF
性を設計できる非常に安定した半導体装置になるのであ
る。
なお本実施例では、高融点金属は多結晶シリコン酸化膜
いソース及びドレインの双方に延びている例について説
明したが、高融点金属は双方に延びる必要はなく、高融
点金属は少なくとも多結晶シリコンを榎いドレイyi1
411に延びて、その延びた高融点金属だけのゲート電
極部の下の基板内領域に低濃度ドレイン拡散層があれば
本発明の効果を得ることができる。
また1本発明の半導体装置は、ひとつの基板にウェル(
反対導電型)1−形成したPチャンネル盤Nチャンネル
型の両チャンネルを共存させた相補凰トランジスタにも
応用できることは説明するまでもなく、この場合、低消
費電力になり、高速デバイスが得られる。
〔発明の効果〕
以上説明したように1本発明によれば、高速でホトキャ
リア注入現象を低減でき、信頼性の優れた半導体装置を
得ることができる。
【図面の簡単な説明】
第1図は本発明の一実施例の断面図、第2図(a)〜(
d)は本発明の一5!施例の製造方法を説明するために
工程順に示した断面図、第3図は従来の半導体装置の一
例の断面図である。 101.201,301・・・・−半導体基板、  1
02,202゜302・・・・・・フィールド絶縁膜、
103,203,303・・・・・・ゲート絶縁膜、1
04,204,304・・・・・・多結晶シリコ/、1
05,207,306・・・・・・高融点金属及びその
シリサイド層、106,107,205,206・・・
・・・低濃度ソース・ドレイン領域、108,109,
209゜210.307,308・・−・・・高濃度ソ
ース・ドレイン拡散層、208・・−・・−ホト・レジ
スト、211・・・・・・層間絶縁膜、212,213
・・−・・・アルミニウム電極、305・・・・・・絶
縁膜。 −゛− 、i#/  辺 享 2 圓 121m $ 3 図

Claims (1)

    【特許請求の範囲】
  1. 一導電型の半導体基板に該基板と反対導電型の不純物の
    導入で形成されたソース及びドレイン領域を有する絶縁
    ゲート電界効果MOS型の半導体装置において、多結晶
    シリコンと該多結晶シリコンを覆いその界面でシリサイ
    ド層を形成し少なくともドレイン拡散層上の絶縁膜上に
    延在する高融点金属とよりなるゲート電極と、前記高融
    点金属のドレイン領域への延在部下の基板内にドレイン
    拡散層に接し、ドレイン領域より低濃度の反対導電型領
    域を有し、多結晶シリコン電極下のゲート絶縁膜を介し
    て基板内にチャンネル領域を形成せしむることを特徴と
    する半導体装置。
JP4305185A 1985-03-05 1985-03-05 半導体装置 Granted JPS61202467A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4305185A JPS61202467A (ja) 1985-03-05 1985-03-05 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4305185A JPS61202467A (ja) 1985-03-05 1985-03-05 半導体装置

Publications (2)

Publication Number Publication Date
JPS61202467A true JPS61202467A (ja) 1986-09-08
JPH0431193B2 JPH0431193B2 (ja) 1992-05-25

Family

ID=12653078

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4305185A Granted JPS61202467A (ja) 1985-03-05 1985-03-05 半導体装置

Country Status (1)

Country Link
JP (1) JPS61202467A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0472859U (ja) * 1990-11-05 1992-06-26
US5254490A (en) * 1990-01-11 1993-10-19 Seiko Epson Corporation Self-aligned method of fabricating an LDD MOSFET device
US5599741A (en) * 1990-05-31 1997-02-04 Cannon Kabushiki Kaisha Method for making semiconductor device with metal deposited on electron donating surface of gate electrode

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5254490A (en) * 1990-01-11 1993-10-19 Seiko Epson Corporation Self-aligned method of fabricating an LDD MOSFET device
US5599741A (en) * 1990-05-31 1997-02-04 Cannon Kabushiki Kaisha Method for making semiconductor device with metal deposited on electron donating surface of gate electrode
JPH0472859U (ja) * 1990-11-05 1992-06-26

Also Published As

Publication number Publication date
JPH0431193B2 (ja) 1992-05-25

Similar Documents

Publication Publication Date Title
JP4188234B2 (ja) トレンチ・ゲート半導体デバイス及びその製造
JPH02250331A (ja) 半導体装置およびその製造方法
JP2001044435A (ja) 高導電性トレンチ構造
JPH0878672A (ja) Mos型半導体装置およびその製造方法
JP2002026323A (ja) トレンチ底部に厚いポリシリコン絶縁層を有するトレンチゲート型misデバイスの製造方法
US4046607A (en) Method of manufacturing a semiconductor device
JPH08195433A (ja) 半導体装置及びその製造方法
JPH09116148A (ja) トレンチdmosトランジスタ及びその製造方法
US4786610A (en) Method of making a monolithic integrated circuit comprising at least one bipolar planar transistor
JPS61202467A (ja) 半導体装置
JPH01194362A (ja) 埋め込みゲート型mosfetの製造方法
JPS61182267A (ja) 半導体装置の製造方法
JPS6025028B2 (ja) 半導体装置の製造方法
JPH07321312A (ja) 半導体装置の製造方法,及び半導体装置
JP2615235B2 (ja) Mos―fet製造方法
JPH067596B2 (ja) 半導体装置の製造方法
JPS621276A (ja) Mos型半導体装置
JPH0612822B2 (ja) 半導体装置
KR20030017751A (ko) 이중 게이트 절연층을 구비한 반도체소자 및 그 제조방법
JPS59175161A (ja) 絶縁ゲ−ト半導体装置とその製造方法
JPS626664B2 (ja)
KR100855283B1 (ko) 캐패시터 형성 방법
JPS62281351A (ja) 半導体装置の製造方法
JPH06120493A (ja) 半導体装置とその製造方法
JPS6161548B2 (ja)