JP4188234B2 - トレンチ・ゲート半導体デバイス及びその製造 - Google Patents

トレンチ・ゲート半導体デバイス及びその製造 Download PDF

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Description

本発明は、ゲートが金属シリサイド物質を含む、例えば、セルラー(cellular)パワーMOSFET（絶縁ゲート型電界効果トランジスタ）等のトレンチ・ゲート半導体デバイスとその製造に関する。
本体表面から、ソース領域と下層のドレイン領域との間のチャネル収容領域(channel-accommodating region)を経て半導体本体に達するゲート・トレンチを有する、トレンチ・ゲート半導体デバイスは、公知である。ゲートは、トレンチの壁における中間ゲート誘電体層によってチャネル収容領域に容量結合(capacitively coupled)されている。米国特許第6,087,224号（社内整理番号PHB34245）は、再現性の良好な柔軟なデバイス工程において自己整合式マスキング(self-aligned masking)技術を使用して、そのようなトレンチ・ゲート半導体デバイスを製造する有利な方法を開示している。具体的には、狭いトレンチ・ゲートを形成することができ、かつ、ソース領域及びソース接触ウィンドウをこの狭いトレンチに対して自己整合方式に画定することができる。米国特許第6,087,224号の内容全体は、本文書に参照文献として組み込まれている。
トレンチ・ゲートの抵抗は、その幅が減少すると増大する。このことは、セルからゲート金属層(gate metallisation)までの経路長が長い大規模セルラー・レイアウトにおいて特に重要になる。米国特許第6,087,224号は、異なるゲート材料によるオプション等、幅広い実施例を開示している。その詳細な例においては、トレンチ・ゲートはドーピングされた多結晶シリコン（一般的にはポリシリコンと称されている）であるが、米国特許第6,087,224号は、ポリシリコンとのケイ化物を形成する薄い金属層等、ゲートに別の材料を使用する、又は、ポリシリコンの代わりに全体が金属のゲートを形成することも開示している。
ISPSD’2000論文「トレンチMOSFETのゲート材料としてのタングステンとタングステン・シリサイド（WSix）（Tungsten and Tungsten Silicide (WSix) as Gate Materials for Trench MOSFETs）」（Ambadiら、パワー半導体デバイスとICに関する第12回国際シンポジウムの議事録のp.181〜184、ツールーズ、2000年5月22日〜25日）には、トレンチ・ゲート材料としてのタングステンとタングステン・シリサイド（WSix）を開発するための様々な手法が開示されている。これらの金属／シリサイドゲートは、ゲート抵抗が低く有望ではあるが、工程開発と集積上の重大な課題を提起することが認識されている。このISPSD’2000論文の内容全体は、本文書に参照文献として組み込まれている。
ゲート誘電体層（通常は酸化物）上に金属又はシリサイドを直接堆積することは、仕事関数が減少し、それによりデバイスのしきい値電圧が変化してしまうので問題である。さらに、フッ素等の汚染物質が、堆積されている金属／シリサイドからゲート酸化物の中に侵入することがあり、ゲート酸化物の電気特性が変化することがある。直接堆積されているシリサイドは、ゲート酸化物への接着性が低いという問題もある。これらの問題を回避する試みにおいて、ISPSD’2000論文には、ゲート・トレンチ内に積層(layer stack)すること、例えば、ゲート酸化物の上に非常に薄いポリシリコン層、その上にバリア層（Ti又はTiN）、その上にW層、又は、ゲート酸化物の上に薄いポリシリコン層、その上にWSix層、その上にW層を堆積すること、及び／又は、成長させることが提案されている。これらの手法は非常に複雑であり、デバイス製造における他の工程と簡単には統合されない。特に非常に狭いトレンチの場合、例えば、堆積される積層による、及び／又は、ポリシリコンからタングステンへのシリコン拡散による、トレンチの充填が不完全なことに起因して、ゲート内に空洞が生じることがある。
米国特許第6,087,224号 ISPSD’2000論文「トレンチMOSFETのゲート材料としてのタングステンとタングステン・シリサイド（WSix）（Tungsten and Tungsten Silicide (WSix) as Gate Materials for Trench MOSFETs）」（Ambadiら、パワー半導体デバイスとICに関する第12回国際シンポジウムの議事録のp.181〜184、ツールーズ、2000年5月22日〜25日）
本発明の目的は、（ゲート抵抗を低減させるための）相当な量のシリサイド部分を含めることに良好に適合し、その一方で、過去のシリサイドゲート方式の上記の欠点を回避及び／又は軽減する、代替のシリサイドゲート構造を提供することである。
本発明の第一の観点によると、トレンチ・ゲート半導体デバイスであって、
・ ゲートが、上記デバイスのチャネル収容領域に隣接する中間ゲート誘電体層に隣接する半導体材料の部分を有し、
・ 上記ゲートが、本体表面のレベルより上の上面と側壁との間が金属シリサイド物質であるシリサイドの直立部分の形態をとって、ゲート・トレンチから上向きに突き出す突起をなし、
・ 少なくとも上記チャネル収容領域に隣接する上記中間ゲート誘電体層が、少なくとも、半導体材料からなる上記ゲートの上記部分によって、及び、上記本体表面の上記レベルより上に上向きに突き出している上記シリサイドの上記直立部分の配置によって、上記金属シリサイド物質から隔てられている、
トレンチ・ゲート半導体デバイスが、提供される。
本体表面のレベルより上に上向きに突き出しているゲートのシリサイドの直立部分の配置により、他の特徴、例えば、チャネル収容領域に隣接する中間ゲート誘電体の品質、中間ゲート誘電体のこの領域に隣接する下側のゲート部分の半導体ドーピングレベルによって決まるデバイスしきい値電圧、非常に狭いトレンチの場合にもトレンチが良好に満たされること等に影響することなく、（ゲート抵抗を低減するために）相当な体積のシリサイドを含めることができる。一般的には、本体表面のレベルより上のゲートのシリサイドの直立部分の突起は、トレンチの幅の半分より大きい。この突起は、代表的には、トレンチの幅と同じ又はそれより大きく、例えば、トレンチの幅の数倍であってもよい。
本発明によるこのようなデバイス構造は、以下に説明されている様々な有利な自己整合式工程を使用してのデバイス製造と両立する。
本発明の第二の観点によると、製造工程であって、一連のステップ、即ち、
(a)半導体本体の表面に、以下のステップ(b)乃至(d)により形成されるゲート・トレンチとゲートの部分とを自己整合させるために使用されるウィンドウを中に有するマスキング・パターンを形成するステップと、
(b)上記ウィンドウ内において上記半導体本体内に上記ゲート・トレンチをエッチングし、次いで、上記ゲートを上記チャネル収容領域に容量結合するための誘電体層を上記ゲート・トレンチの壁に形成するステップと、
(c)上記ウィンドウ内において、半導体ゲート部分を、上記マスキング・パターンより上に突き出さずに上記ゲート・トレンチ内の上記誘電体層上に形成するために、半導体ゲート材料を堆積し、次いでエッチバック(etch back)するステップと、
(d)次いで、上記半導体本体の表面のレベルより上に上向きに突き出す、上面及び側壁を有するシリサイドの直立部分の突起を形成するために、上記ウィンドウ内において、上記半導体ゲート部分の上面に十分な厚さの金属シリサイド物質を形成するステップであって、少なくとも上記チャネル収容領域に隣接する上記誘電体層が、少なくとも上記半導体ゲート部分によって、及び、上記半導体本体の表面の上記レベルより上に突き出している上記シリサイドの上記直立部分の配置によって、上記金属シリサイド物質から保護される、ステップと、
を含む製造工程が提供される。
金属シリサイド物質は、トレンチ内の半導体ゲート材料の上面の上に堆積するか、又は、ウィンドウ内において半導体ゲート材料の直立部分の上面及び側壁に成長させることができる。いずれの場合にも、（少なくともチャネル収容領域に隣接する）ゲート誘電体層は、半導体ゲート材料（の少なくとも残余の部分）によって、及び、本体表面のレベルより上に上向きに突き出しているシリサイドの直立部分の配置によって、金属シリサイド物質から保護される。
シリサイドが形成されるウィンドウを狭くするために側壁延長部を使用することができ、これによってシリサイドの直立部分は、トレンチの壁から横方向に間隔をあけることができる。米国特許第6,087,224号に開示されている有利な方法との相乗効果が可能である。従って、本発明の別の観点によると、ステップ(a)により形成される上記マスキング・パターンのウィンドウは、幅の広いウィンドウであり、当該幅の広いウィンドウが、当該幅の広いウィンドウの側壁に側壁延長部を形成することによって狭くされる。ゲート・トレンチは、ステップ(b)において幅の狭いウィンドウにおいてエッチングすることができ、かつ、側壁延長部によってゲートと自己整合されるようにソース領域を形成することができる。シリサイドの形成方法に応じて、ステップ(d)において金属シリサイドを形成する前に、これらの側壁延長部を保持又は除去することができる。ゲートのシリサイド直立部分を画定するときに、これらの側壁延長部及び／又は更なる側壁延長部を使用することができる。
本発明の更なる観点によると、製造工程であって、以下の一連のステップ、即ち、
(a)半導体本体の表面に、上側層及び下側層を有するマスキング・パターンを形成するステップであって、ゲートが形成される上記半導体本体の領域においてウィンドウが上記上側層及び下側層を貫通して延在する、ステップと、
(b)上記ウィンドウ内においてゲート用のゲート・トレンチを上記半導体本体内にエッチングし、次いで、上記半導体本体内の前記ゲート・トレンチの壁にゲート誘電体層を形成するステップと、
(c)上記ウィンドウ内において上記ゲート・トレンチの中にシリコン・ゲート材料を形成し、次いで、上記シリコン・ゲート材料が、上記マスキング・パターンの上記下側層の隣接する表面より上に突き出す直立上側部分の突起を有するように、上記マスキング・パターンの上記上側層を除去するステップと、
(d)上記シリコン・ゲート材料の上と上記マスキング・パターンの上記下側層の上とに金属シリサイド物質を形成する金属を堆積し、次いで、少なくとも当該金属を加熱して、上記直立上側部分の上記突起の上面及び側壁から上記シリコン・ゲート材料内に金属シリサイド物質を成長させるステップと、
(e)上記半導体本体から突き出す部分的にシリサイド化されている上記ゲートが残存するように、シリサイド化されていない上記金属を除去するステップと、
を含む製造工程が提供される。
本発明のこれら両方の観点は、（幅の広いウィンドウにおける側壁延長部として横方向に二部、又は、上側層及び下側層として縦方向に二部である）二部マスキング・パターンを使用する。ウィンドウ内において半導体ゲート材料の直立部分の突起に金属シリサイド物質を形成する金属を合金化することによって金属シリサイド物質が形成される場合には、異なる材料の二部マスキング・パターンが特に有用であることがある。従って、二部マスキング・パターンを使用して、トレンチをエッチングし、半導体本体の表面より上のレベルまでこのトレンチを半導体ゲート材料で満たすことができる。その後、二部マスキング・パターンの一方の部分（例：側壁延長部及び／又は上側層）を除去し、これによって金属シリサイド物質を形成する金属を半導体ゲート材料の直立部分の突起の上面及び側壁に接触させてそこに合金化するための間隔を形成することができる。
本発明による有利な特徴は、添付されている請求項に記載されている。本発明による上記及びその他の特徴は、本発明の実施例に示されている。以下に、これらの実施例について、添付されている図面を参照しながら一例として説明する。
総ての図面は線図であり、これらの図面の各部の相対的な寸法及び比率は、図面の見やすさと説明の便宜上、大きさが誇張又は縮小されて示されている点は、留意すべきである。改良された異なる実施例においては、同一若しくは対応する又は類似する特徴には、基本的に、同一参照記号及び／又は関連する参照記号が付されている。
図１及び図２のデバイス実施例
図１は、本発明によるトレンチ・ゲート・セルラー・パワーMOSFETデバイスの例を示す。このデバイスは、本体表面10aを有する半導体本体10を有し、ゲート・トレンチ20が、この本体表面10aからソース領域13の間のチャネル収容領域15を経て下層のドレイン領域14の中まで、本体内に延在する。従って、このデバイスのトランジスタ・セル領域においては、第二導電型（即ち、この例においてはp型）のチャネル収容領域15が、第一導電型（この例においてはn型）のソース領域13とドレイン領域14を隔てている。ドレイン領域14は、総てのセルに共通である。
ゲート11は、トレンチ20の中に存在し、トレンチ20の壁における中間誘電体層17によって領域15に容量結合されている。デバイスのオン状態においてゲート11に流される電圧信号は、公知の方法において、領域15内に伝導チャネル(conduction channel) 12を発生させ、領域13と領域14との間のこの伝導チャネル内の電流の流れを制御する役割を果たす。
ソース領域13は、表面10aに隣接して位置し、この表面10aにおいて領域13と領域15とがソース電極33に接触している。トレンチ・ゲート11は、中間絶縁被覆層18によって被覆電極33から絶縁されている。図１は、パワーデバイスの垂直構造を示す。領域14は、ドレイン・ドリフト領域であり、同じ導電型の高濃度にドーピングされている(highly-doped)基板14a上の高抵抗性のエピタキシャル層によって形成されている。この基板14aは、デバイス本体10の下側の主表面10bにおいてドレイン電極34に接触している。
本発明は極めて異なる公知のセル形状に使用できるため、図面にはセルラー・レイアウト形状の平面図は示されていない。従って、例えば、セルは、任意の多角形形状、例えば、正方形形状若しくは密集六角形(close-packed hexagonal)形状、又は、細長い縞形状を有していてもよい。いずれの場合にも、ゲート・トレンチ20は、各セルの境界部の周囲に延在する。セル・ピッチ（セルの中心間の間隔）は、図１においてYtとして示されている。図１は、数個のみのセルが示されているが、代表的には、デバイスは、電極33と電極34との間に数千個のこれらの平行なセルを有する。デバイスの能動セルラー領域は、様々な公知の周辺部終端方式（これも示されていない）によってデバイス本体10の周辺部の周囲に境界が形成される。このような終端方式は、通常、トランジスタ・セルの製造ステップの前に表面10aにおけるデバイスの周辺領域に形成される、厚いフィールド酸化膜(field-oxide layer)を含む。さらに、能動セルラー領域と周辺部終端構造との間に、（ゲート制御回路等の）様々な公知の回路をデバイスに組み込むことができる。代表的には、これらの回路要素は、トランジスタ・セルに使用されるものと同じマスキング及び処理ステップの一部を使用して製造することができる。
代表的には、デバイス本体10は、単結晶シリコンであり、ゲート誘電体層17は、熱的に成長させた二酸化ケイ素又は堆積された二酸化ケイ素である。ゲート11は、チャネル収容領域15に隣接するゲート誘電体層17に隣接するドーピングされている半導体材料11’の部分11aを有する。この半導体材料11’は、代表的には、（nチャネル・デバイスにおける）例えば、リン又は砒素ドーピング濃度(doping concentration)を有する高濃度にドーピングされている多結晶シリコン（ポリシリコン）であり、約10Ω/□（ohms per square）のシート抵抗を有する。
本発明によると、ゲート11は、シリサイドの直立部分11bの形態をとって、トレンチ20から上向きに突き出す突起をなしている。この直立（即ち、突き出した）部分11bは、本体表面10aのレベルより上の上面と側壁との間が金属シリサイド物質である。ゲート誘電体層17は、少なくともチャネル収容領域15に隣接し、ポリシリコン部分11aによって、及び、本体表面10aのレベルより上に上向きに突き出しているシリサイド部分11bの突起zの配置によって、金属シリサイド物質から保護されている。ゲート部分11aのポリシリコン（又は他の半導体材料）は、空洞を形成することなく、かつ、ゲート誘電体17との良好な接着性で、狭いトレンチ20をも満たすことができる。ポリシリコン部分11aは、金属シリサイド物質が堆積されるか又は成長するときに、ゲート誘電体17の汚染に対する干渉域として機能する。従って、直立部分11bとしてシリサイドを含めることは、領域15内にチャネル12が形成される領域において、ゲート11及びその誘電体17の電界効果制御特性に悪影響を及ぼさない。
代表的には、突き出したシリサイド部分11bの突起zは、少なくともトレンチ20の幅wと同じ大きさか又はそれ以上であるものとするとよい。突起zは、厚さ（従って、ウィンドウの深さ）が例えば、約0.4μｍ（ミクロン）乃至1.5μｍの範囲内のマスク内のウィンドウによって画定することができる。このマスク層のウィンドウにおいてエッチングされるゲート・トレンチ20の幅wは、例えば、約0.7μｍ乃至約0.2μｍの範囲内としてもよく、0.1μｍでもよい。従って、結果としての比z/wは、例えば、約１乃至５の範囲内か又はそれ以上をとることができる。
このような突起zによって、大量のシリサイド物質を含めることができ、これによってゲート抵抗が大幅に低減する。代表的には、シリサイド物質の抵抗は、ドーピングされているポリシリコン（一般には800Ω.ｃｍ（オーム．センチメートル））より小さいオーダーである。従って、例えば、直立部分11bは、14乃至20Ω.ｃｍの範囲の抵抗を有するチタンシ・リサイド、又は、30乃至70Ω.ｃｍの範囲の抵抗を有するタングステン・シリサイドであってもよい。
シリサイド部分11bは、全体が本体表面10aのレベルより上に位置する。なぜなら、その上向きの突起zによって大量のシリサイド物質を含めることができ、これによって必要に応じてゲート抵抗を低減できるためである。しかしながら、図２に示されているように、シリサイド部分11bは、本体表面10aのレベルよりわずかに下に、従って、トレンチ20の中に延在していてもよい。トレンチ20内へのこの延長は小さく、即ち、ソース領域13の深さより小さい。
シリサイド部分11bは、堆積されるか、又は、直立部分11bの上面及び側壁からの多結晶シリコン11’と合金化されている金属シリサイド物質を含むことができる。図２は、一例として、底部が波形状である部分11bを示し、この波形状は、上面及び側壁に金属を合金化することによって形成されることを示す。
図１のデバイスは、本発明によると、シリサイド部分11bが堆積又は合金化のいずれによって形成されるかに関わらず、次の一連のステップを含む方法によって製造される。
(a)（デバイス本体10を形成する）半導体ウェーハ本体100の表面10aに、以降のステップ(b)乃至(d)により形成されるトレンチ20とゲート11の部分11a及び11bとを自己整合させるために使用されるウィンドウ51a又は510aを中に有するマスキング・パターン51、52又は510、520を形成するステップと、
(b)ウィンドウ51a又は510a内において本体100内にトレンチ20をエッチングし、ゲート誘電体層17をトレンチ20の壁に形成するステップと、
(c)ウィンドウ51a又は510aにおいて、半導体ゲート部分を、マスキング・パターン51、52又は510、520より上に突き出さずにトレンチ20内の誘電体層17上に形成するために、半導体ゲート材料11’を堆積し、次いでエッチバックするステップと、
(d)本体表面10aのレベルより上に上向きに突き出す、上面及び側壁を有するシリサイドの直立部分を形成するために、ウィンドウ51a又は510aにおいて、トレンチ20内の半導体ゲート材料11aの上面に十分な厚さの金属シリサイド物質を形成するステップと、
ステップ(d)の間とそれ以降、少なくともチャネル収容領域15に隣接するゲート誘電体層17は、半導体部分11aによって、及び、本体表面10aのレベルより上に突き出しているシリサイド部分11bの突起の配置によって、金属シリサイド材料から保護される。
固有の工程実施例について、以下に説明する。
図３乃至図５の工程実施例
この実施例は、米国特許第6,087,224号の有利な自己整合式工程の、本発明による改良の一例であり、側壁延長部（一般に「スペーサ」と称される）を使用する。
この実施例においては、ステップ(a)により形成されるウィンドウは、幅の広いウィンドウ51aであり、このウィンドウは、（例えば、窒化ケイ素の）マスク51内の幅の広いウィンドウ51aの側壁に（例えば、二酸化ケイ素の）スペーサ52を形成することによって幅の狭いウィンドウ52aとなるように狭くされる。このデバイスのセル・ピッチ及びレイアウト形状は、フォトリソグラフィ及びエッチング技術によって公知の手法において画定されるマスク51のレイアウトパターンによって決まる。スペーサ52は、米国特許第6,087,224号の場合のように、幅の広いウィンドウ51aの側壁と自己整合される。ゲート・トレンチ20は、ステップ(b)において幅の狭いウィンドウ52aにおいてエッチングされる。
代表的には、窒化物のマスク51は、非常に薄い（厚さ約40ｎｍ）酸化物50上の厚さ約0.5μｍ（ミクロン）であるものとするとよい。約1μｍ以下のセルラーピッチYtを有するデバイスにおいては、トレンチ20の幅wは約0.2μｍ（ミクロン）であるものとするとよい。この場合、ウィンドウ51aは、幅0.5μｍ、深さ0.5であるものとするとよい。酸化物のスペーサ52は、ウィンドウ52aが0.2μｍ幅となるように、それぞれ幅0.1μｍ乃至0.2μｍである。
図３は、トレンチ20をエッチングし、ゲート誘電体17を形成した結果の構造を示す。ゲート誘電体層17は、堆積又は酸化のいずれかによって形成することができる。チャネル収容領域15及びソース領域13は図３に示されていない。なぜなら、米国特許第6,087,224号に開示されているように、これらの領域13及び領域15のドーピングの方法と時期に関して様々なオプションを採用できるためである。従って、例えば、領域13及び／又は領域15のドーピングは、トレンチ・ゲート11を形成する前又は後のいずれに行ってもよく、かつ、より高濃度にドーピングされている浅い又は深い接触領域35を、チャネル収容領域15の中に（この場合にも自己整合式に）形成することができる。総ての場合において、ソース領域13は、米国特許第6,087,224号に従って、スペーサ52によってトレンチ・ゲートと自己整合される。
スペーサ52は、ソース領域13が定義される方法に応じて、絶縁されているトレンチ20にポリシリコンのゲート材料11’を満たした後又は満たす前に除去することができる。ポリシリコンのゲート部分11aは、材料11’を図４に示されているレベルまで、即ち、ほぼ表面10aのレベルまでエッチバックすることによって画定される。半導体ゲート部分11aの必要な導電性ドーピングは、材料11’を堆積している間、又は、その後にシリサイドを形成する前に行うことができる。
酸化物のスペーサ52は、トレンチ20及びゲート部分11aを形成するために使用されるエッチング工程によってわずかに薄くなる（即ち、ウィンドウ52aが広くなる）ことがあるため、これらのスペーサ52は、シリサイド部分11bを形成する前に置き換えられることが望ましい。酸化物のスペーサ52をエッチングにより除去することによって、窒化物のマスク51に幅の広いウィンドウ51aが再び開く。次いで、例えば、二酸化ケイ素の更なるスペーサ52xをこの幅の広いウィンドウ51aの側壁に形成することにより、ゲート部分11bの少なくとも横方向の範囲を画定する更なるウィンドウ52yを形成することができる。
次いで、金属シリサイド物質11b’が堆積され、ウィンドウ52y内にトレンチ・ゲート11のシリサイドの直立部分11bが残存するように、図５に示されているレベルまでエッチバックされる。この更なるウィンドウ52yは、シリサイド部分11bがトレンチ20の絶縁されている壁から間隔があくように、トレンチ20の幅wよりも狭いことが望ましい。堆積されるシリサイド物質は、例えば、タングステン、タンタル、ジルコニウム、チタン又はコバルトのシリサイドであるものとするとよい。
次いで、絶縁被覆層18が形成される。これは、更なるスペーサ52xを除去してマスキング・パターン51と直立シリサイド部分11bとの間に新しいウィンドウを形成し、次いで、シリサイド直立部分11bの上と新しいウィンドウの中とに絶縁材料（例：二酸化ケイ素18）を堆積することによって行うことができる。これに代えて、酸化物のスペーサ52yを絶縁被覆層18の側面部分として維持することができる。この場合、絶縁被覆層18を完成させるために、ウィンドウ52yの中のシリサイド部分11bの上面の上に更なる絶縁材料が堆積される（又は別の方法で形成される）。
次いで、チャネル収容領域15の高濃度にドーピングされている接触領域35を形成してこの領域35とソース領域13とを接触させるためのソース電極33を堆積する前に、窒化物のマスキング・パターン51が除去される。代表的には、この電極は、シリサイド接触層33aの上のアルミニウムの厚い層を有する。そのレイアウトは、トレンチ・ゲート11に接続されているゲート・ボンド・パッドとソース電極33とを形成する個別の金属層領域に、（公知のフォトリソグラフィ及びエッチング技術によって）画定される。ゲート・ボンド・パッド金属層及びその接続は、図１の図面の平面の外側である。
次いで、ドレイン電極を形成するために裏面10bが金属化され、その後、ウェーハ本体100が個々のデバイス本体10に分割される。
図３、図６及び図７の工程実施例
この実施例は、本発明による一つの異なる例であり、米国特許第6,087,224号の有利な自己整合式工程とスペーサ52とを使用して狭いトレンチ20を形成する。この実施例は、図３乃至図５の場合のように、選択的にエッチング可能な異なる材料（窒化物と酸化物）の同じ二部マスク51、52を使用することができる。しかしながら、酸化物のスペーサ52が追加の薄い窒化物層52zの上に形成されることが望ましい。
二部マスク51、52は、前の実施例の図３の場合のように、トレンチ20をエッチングするときに使用される。また、絶縁されているトレンチ20にポリシリコンのゲート材料を満たすときにも使用される。従って、ゲート11のポリシリコン材料11’は、この二部マスク51、52の中の幅の狭いウィンドウ52aにおいて、絶縁されているトレンチ20の中と、この二部マスク51、52の上とに堆積される。図６は、この実施例においては、部分11aと一体の直立ポリシリコン部分11zが残存するように、ポリシリコン11’のエッチバックが（図４と比較して）より高いレベルにおいて停止することを示す。この部分11zは、表面10aのレベルより上に突き出し、即ち、スペーサ52が境界となる。図６には低く示されているが、部分11zは、マスク51及び52の上面と同じ高さに突き出していてもよい。
二部マスク51、52は、この実施例においては、図７に示されているように更なる用途を有する。図３乃至図５の前述の実施例と同じように、ステップ(d)において金属シリサイド物質が形成される前に、酸化物のスペーサ52が除去される。しかしながら、図３、図６及び図７のこの実施例においては、シリサイド部分11bは堆積されない。代わりに、金属シリサイド物質を形成する金属110が堆積され、直立ポリシリコン部分11zに合金化される。この金属110は、例えば、タングステン、タンタル、ジルコニウム、チタン又はコバルトであるものとするとよい。
従って、図７に示されているように、酸化物のスペーサ52を除去することにより、金属シリサイド物質を形成する金属110が直立部分11zの上面及び側壁に接触するための空間が形成される。必要な場合、スペーサ52を除去した後に直立ポリシリコン部分11zの短いディップ式エッチング(short dip etch)によって、この空間を大きくすることができる。次いで、ポリシリコン直立部分11zに、その上面及び側壁から金属110が堆積及び合金化される。この合金化は、ＲＴＡ（高輝度の光パルスを使用する高速熱アニーリング）を使用してデバイス構造の上の金属層110を加熱することによって迅速かつ効果的に行うことができる。ＲＴＡを使用することによって、直立部分11zの下に金属が合金化される程度を正確に制御することができ、その一方で、金属層110の下のデバイス構造（特に、領域13、14、及び15）の著しい加熱も回避される。合金化の間、薄い窒化物層21zはソース領域を保護する。マスク51の厚さが例えば、少なくとも0.5μｍの場合に、表面10aのレベルより上の合金化されたシリサイド部分11bの突起zは、狭いトレンチ幅wよりも容易に大きくすることができる。
その後、部分的にシリサイド化されている突き出しているゲート11b及び11aが残存するように、シリサイド化されていない金属110がエッチングによって除去される。次いで、前の実施例の場合のようにデバイス構造がさらに処理される。
図８乃至図１０の工程実施例
この実施例は、半導体本体100から突き出している部分的にシリサイド化されているトレンチ・ゲート11b及び11aを形成することにおいて、その結果が図３、図６及び図７の場合に類似している。この実施例は、選択的にエッチング可能な異なる材料（窒化物と酸化物）の二部マスク510、520を使用する。しかしながら、米国特許第6,087,224号の自己整合式スペーサ工程を使用しない。従って、この実施例においては、トレンチ20がエッチングされるウィンドウ510aが、二部マスクの部分510、520の両方に存在する。
図８は、シリコン本体表面10aの上に薄い酸化物層50、その上に（例えば、窒化ケイ素の）下側層510、その上に（例えば、二酸化ケイ素の）上側層520という縦の配置を示す。図６における酸化物50の上の窒化物52の上の酸化物52と比較することができる。上側層520の厚さは、シリサイド部分11bの高さを決める。十分な体積のシリサイド物質を形成するために、上側層520は、下側層510よりも例えば、少なくとも5倍の厚さに形成される。結果として、表面10aのレベルより上のシリサイド部分11bの突起zは、トレンチ幅wよりも容易に大きくすることができる。
この実施例のステップ(a)においては、本体100にトレンチ・ゲート11を形成するための、層520及び510の両方を貫通するウィンドウ510aを形成するために、フォトリソグラフィ及びエッチング技術が採用される。このウィンドウ510aは、最初に、例えば、本体100aにソース領域ドーパントを供給するために使用することができる。このドーパントを、トレンチ20がエッチングされる領域を越えて横方向に拡散させることができ、これによってソース領域13がゲート・トレンチに対して自己整合式に画定される。しかしながら、ソース領域13は、製造における前又は後の段階において別の公知の方法によって形成することができる。
このウィンドウ510aにおいて、ゲート・トレンチ20が本体100内にエッチングされる。堆積又は酸化によって、ゲート誘電体層17がトレンチ20の壁に形成される。この結果の構造が図８に示されている。
次いで、図９に示されているように、ポリシリコンのゲート材料11’が堆積され、トレンチ20の中とウィンドウ510aの中に残存するようにエッチバックされる。この場合、エッチバックは平面化工程(planarising process)であり、即ち、直立するポリシリコンの上側部分11zがマスクの上側層520の上面と同じ高さになったときに停止する。次いで、酸化物の上側層520が、エッチングによって窒化物の下側層510から除去される。これによって、隣接する窒化物層510の表面より上に突き出す、直立するポリシリコンの上側部分11zの側壁が露出する。その後、シリサイド形成金属110が、シリコン・ゲート材料と窒化物層510との上に堆積される。
次いで、図１０に示されているように、直立する上側部分11zの上面及び側壁からシリコン・ゲート材料内に金属シリサイドを成長させるために、少なくとも金属110が（望ましくはＲＴＡによって）加熱される。金属シリサイドを形成する金属110は、例えば、タングステン、タンタル、ジルコニウム、チタン又はコバルトであるものとするとよい。窒化物のマスク層510は、金属110による合金化に対して下層のデバイス構造を保護する。この方法においてポリシリコン部分11zをシリサイドゲート部分11bに変換した後、残余のシリサイド化されていない金属110がデバイス構造から除去される。次いで、デバイス構造は前の実施例の場合のようにさらに処理される。
他の改良を有する更なる実施例
本発明によるデバイス及び製造方法には多数の他の改良とバリエーションが可能であることが明らかである。
ここまで説明されている実施例においては、絶縁被覆層18は、トレンチ・ゲート11のシリサイド直立部分11bの上面及び側壁の上に堆積される。しかしながら、図２の破線の輪郭によって示されているように、被覆層18は、シリサイド直立部分11bの上面及び側壁に隣接するシリサイド物質の絶縁酸化表面部分18bを有してもよい。
直立ゲート部分11bを形成するのに適しているいくつかの金属シリサイドは、絶縁体部分18bを形成するための酸化にも適していて、例えば、高融点金属であるチタン、ジルコニウム、ニオビウム、タングステンのシリサイドである。もう一つの部分18aは、例えば、堆積されている二酸化ケイ素であるものとするとよい。場合によっては、被覆層18全体が、直立ゲート部分11bの金属シリサイド物質の絶縁酸化部分18bであるものとするとよい。窒化物層510は、シリサイド部分11bから絶縁酸化物18bを成長させる間、下層のシリコン本体表面10aを酸化からマスキングするために使用することができる。
図３乃至図７の工程実施例においては、絶縁被覆層18は、シリサイド直立部分11bの側壁における絶縁スペーサ52、52xによって、及び、ウィンドウ52、52y内においてシリサイド直立部分11bの上面に成長させた酸化シリサイド層18b’によって、形成してもよい。窒化物層51（及び52z（存在時））は、この絶縁酸化物18b’を成長させている間、下層の本体表面10aを酸化からマスキングするために使用することができる。
図３乃至図７の実施例においては、ソース領域13は、スペーサ52を除去することによって形成されるウィンドウにおけるドーパントイオンの注入及び／又は拡散によって、最も都合よく形成される。しかしながら、別の方法においては、スペーサ52を使用して、ソース領域13をトレンチ・ゲート11に対して自己整合させてもよい。従って、ソース領域13を、スペーサ52自体における砒素又はリンのドーピングから本体100に拡散させてもよい。別の代替方法においては、ソース領域13は、マスク51の前に表面10aに形成されるn型層13’をエッチングすることによって形成してもよい。この層13’は、突き出しているゲート11の上に絶縁被覆層18を形成した後に、下層の領域15までエッチングすることができる。これらの場合及びその他の場合（例えば、図８乃至図１０）においては、電極33と接触するためのソース領域13の露出領域を大きくするために、次いでその後に絶縁被覆層18をわずかにエッチバックすることができる。
図１０の実施例においては、金属層110を堆積する前にポリシリコン部分11zを等方性腐食液の中でディップ式エッチングして(dip-etch)、これによってシリサイド部分11bは、トレンチの壁から横方向に間隔をあけることができる。また、二層マスク510、520にスペーサ52xを追加することによって、シリサイド部分11bが形成されるトレンチ・エッチング・ウィンドウ510aの領域を狭くし、これによってシリサイド部分11bは、トレンチの壁から横方向に間隔をあけることも可能である。
ここまでに説明されているデバイスは、より高濃度にドーピングされている領域14aがドレイン・ドリフト領域14と同じ導電型（この例においてはn型）であるMOSFETである。しかしながら、より高濃度にドーピングされている領域14aは、IGBTを形成するために反対の導電型（この例においてはp型）であってもよい。IGBTの場合には、電極34は陽極電極と称される。
より高濃度にドーピングされている基板14a上のエピタキシャル層によってドレイン・ドリフト領域14を形成する代わりに、デバイスによっては、ドリフト領域14を形成する高抵抗基板の裏面10bにドーパントを拡散させることによって、より高濃度にドーピングされている領域14aを形成してもよい。
図１には、垂直方向に分離しているデバイス、即ち、本体10の裏面10bにおいて基板又は他の領域14aと接触する第二主電極34を有するデバイスが図解されている。しかしながら、本発明による集積化されたデバイスも可能である。この場合には、領域14aは、デバイス基板と低濃度にドーピングされているエピタキシャル・ドレイン領域14との間の、ドーピングされている埋め込み層(doped buried layer)であるものとするとよい。この埋め込み層領域14aは、前側の主面10aから埋め込み層の深さまで延在するドーピングされている周辺部接触領域を介して、この面10aにおいて電極34に接触させることができる。
上に説明されている特定の例は、nチャネル・デバイスであり、領域13及び14がn型の導電性であり、領域15がp型であり、かつ、領域15の中にゲート11によって電子反転チャネル(electron inversion channel) 12が引き起こされる。この場合、半導体ゲート部分11aはn型である。反対の導電型のドーパントを使用することによって、本発明による方法によってpチャネル・デバイスを製造することができる。この場合、領域13及び14はp型の導電性であり、領域15はn型、ゲート部分11aはp型、かつ、領域15の中にゲート11によってホール反転チャネル(hole inversion channel) 12が引き起こされる。
本発明によるデバイスには、炭化ケイ素等、シリコン以外の半導体材料を使用してもよい。
本発明の開示を読むと、当業者には他のバリエーション及び改良が明らかであろう。このようなバリエーション及び改良は、この技術分野において既に公知であり、かつ、本文書に既に説明されている特徴の代わりに又は追加して使用することができる、同等かつ別の特徴を含むことがある。
本出願において、請求項は、特定の特徴の組合せに対し策定されているが、明示的であれ黙示的であれ本文書内に開示されている如何なる新規の特徴又は如何なる新規の特徴の組み合わせ又はこれらの如何なる概念も、これらが、いずれかの請求項に現在請求されているものと同じ発明に関連するか否か、また本発明が解決するものと同じ技術的な問題のいずれか又は総てを解決するか否かに拘わらず、本発明の開示の範囲に含まれることは、理解されるべきである。
本出願人は、本出願又は本出願から派生する更なる出願の審査の間に、そのような特徴及び／又はそのような特徴の組合せについて新規の請求項が策定される可能性があることをここに告知する。
本発明による、シリサイドゲート部分を有するセルラートレンチ・ゲート半導体デバイスの一例の、中央の能動部分の横断面図である。 図１のデバイスにおけるゲート・トレンチ領域の拡大横断面図である。 本発明による方法の一例（シリサイドが堆積される方法）によって、デバイス（例えば、図１のデバイス）のゲート・トレンチ領域を製造するときの連続する段階における、ゲート・トレンチ領域の横断面図である。 本発明による方法の一例（シリサイドが堆積される方法）によって、デバイス（例えば、図１のデバイス）のゲート・トレンチ領域を製造するときの連続する段階における、ゲート・トレンチ領域の横断面図である。 本発明による方法の一例（シリサイドが堆積される方法）によって、デバイス（例えば、図１のデバイス）のゲート・トレンチ領域を製造するときの連続する段階における、ゲート・トレンチ領域の横断面図である。 同様に本発明による改良された方法（合金化によってシリサイドが形成される方法）における、図４の改良の横断面図である。 同様に本発明による改良された方法（合金化によってシリサイドが形成される方法）における、図５の改良の横断面図である。 本発明による方法の異なる例（シリサイドが合金化によって形成される方法）によって、デバイス（例えば、図１のデバイス）のゲート・トレンチ領域を製造するときの連続する段階における、ゲート・トレンチ領域の横断面図である。 本発明による方法の異なる例（シリサイドが合金化によって形成される方法）によって、デバイス（例えば、図１のデバイス）のゲート・トレンチ領域を製造するときの連続する段階における、ゲート・トレンチ領域の横断面図である。 本発明による方法の異なる例（シリサイドが合金化によって形成される方法）によって、デバイス（例えば、図１のデバイス）のゲート・トレンチ領域を製造するときの連続する段階における、ゲート・トレンチ領域の横断面図である。
符号の説明
10 半導体本体
10a 本体表面
10b 本体裏面
11 ゲート
11’ 半導体材料
11a ポリシリコン部分
11b シリサイドの直立部分
12 伝導チャネル
13 ソース領域
14 ドレイン領域
14a 高濃度にドーピングされている領域
15 チャネル収容領域
17 中間誘電体層
18 絶縁被覆層
18b 絶縁酸化表面部分
20 ゲート・トレンチ
21z 窒化物層
33 ソース電極
33a シリサイド接触層
34 ドレイン電極
35 接触領域
100 半導体ウェーハ本体
110 シリサイド形成金属
50 酸化物層
51a、52a、52y、510a ウィンドウ
51、52、510、520 マスキング・パターン
52、52x スペーサ
52z 窒化物層
z 突起
w トレンチ幅

Claims (17)

  1. レベルの基準を画定する本体表面から、ソース領域と下層のドレイン領域との間のチャネル収容領域を経て半導体本体に達するゲート・トレンチを有するトレンチ・ゲート半導体デバイスであって、
    ・ ゲートが、前記ゲート・トレンチの中に存在し、かつ、前記ゲート・トレンチの壁における中間ゲート誘電体層によって前記チャネル収容領域に容量結合されていて、
    ・ 前記ゲートが、前記チャネル収容領域に隣接する前記中間ゲート誘電体層に隣接する半導体材料の部分を有し、
    ・ 前記ゲートが、前記本体表面の前記レベルより上の上面と側壁との間が金属シリサイド物質であるシリサイドの直立部分の形態をとって、前記ゲート・トレンチから上向きに突き出す突起をなし、
    ・ 少なくとも前記チャネル収容領域に隣接する前記中間ゲート誘電体層が、少なくとも、前記半導体材料からなる前記ゲートの前記部分によって、及び、前記本体表面の前記レベルより上に上向きに突き出している前記シリサイドの前記直立部分の配置によって、前記金属シリサイド物質から隔てられている、
    ことを特徴とするトレンチ・ゲート半導体デバイス。
  2. 前記本体表面の前記レベルより上の前記ゲートの前記シリサイドの前記直立部分の前記突起が、前記ゲート・トレンチの幅の半分より大きいことを特徴とする請求項１に記載のデバイス。
  3. 前記ゲートの前記半導体材料が、多結晶シリコンであり、かつ、前記シリサイドの前記直立部分が、この直立部分の前記上面及び側壁からの前記多結晶シリコンと合金化されている前記金属シリサイド物質を含むことを特徴とする請求項１又は２に記載のデバイス。
  4. 前記金属シリサイド物質を形成する金属が、タングステン、タンタル、ジルコニウム、チタン、及び、コバルトのグループから選択されることを特徴とする請求項３に記載のデバイス。
  5. 絶縁被覆層が、前記ゲートの前記シリサイドの前記直立部分の前記上面及び側壁の上に延在し、かつ、ソース電極が、前記絶縁被覆層の上と、前記ゲートの横の前記半導体本体の表面領域の上に延在することを特徴とする請求項１乃至４のいずれかに記載のデバイス。
  6. 前記絶縁被覆層が、少なくとも前記ゲートの前記シリサイドの前記直立部分の前記上面に隣接する、前記金属シリサイド物質の絶縁酸化表面部分を有することを特徴とする請求項５に記載のデバイス。
  7. ゲートに隣接するチャネル収容領域によって隔てられているソース領域及びドレイン領域を有するトレンチ・ゲート半導体デバイスを製造する方法であって、前記方法が、一連のステップ、即ち、
    (a)半導体本体の表面に、以下のステップ(b)乃至(d)により形成されるゲート・トレンチと前記ゲートの部分とを自己整合させるために使用されるウィンドウを中に有するマスキング・パターンを形成するステップと、
    (b)前記ウィンドウ内において前記半導体本体内に前記ゲート・トレンチをエッチングし、次いで、前記ゲートを前記チャネル収容領域に容量結合するための誘電体層を前記ゲート・トレンチの壁に形成するステップと、
    (c)前記ウィンドウ内において、半導体ゲート部分を、前記マスキング・パターンより上に突き出さずに前記ゲート・トレンチ内の前記誘電体層上に形成するために、半導体ゲート材料を堆積し、次いでエッチバックするステップと、
    (d)次いで、前記半導体本体の表面のレベルより上に上向きに突き出す、上面及び側壁を有するシリサイドの直立部分の突起を形成するために、前記ウィンドウ内において、前記半導体ゲート部分の上面に十分な厚さの金属シリサイド物質を形成するステップであって、少なくとも前記チャネル収容領域に隣接する前記誘電体層が、少なくとも前記半導体ゲート部分によって、及び、前記半導体本体の表面の前記レベルより上に突き出して いる前記シリサイドの前記直立部分の配置によって、前記金属シリサイド物質から保護される、ステップと、
    を含むことを特徴とする方法。
  8. 前記ステップ(a)により形成される前記マスキング・パターンの前記ウィンドウが、幅の広いウィンドウであり、当該幅の広いウィンドウが、当該幅の広いウィンドウの側壁に側壁延長部を形成することによって狭くされ、前記ゲート・トレンチが、前記ステップ(b)において当該幅の狭いウィンドウにおいてエッチングされ、かつ、前記ソース領域が、これらの側壁延長部によって前記ゲートと自己整合されるように形成されることを特徴とする請求項７に記載の方法。
  9. 前記ステップ(c)の後に、次のステップ、即ち、
    ・ 前記ゲート・トレンチの幅よりも狭い更なるウィンドウを形成するために、前記ステップ(a)の前記ウィンドウの側壁に更なる側壁延長部が形成されるステップと、
    ・ 前記ゲート・トレンチの前記壁から間隔をあけられている前記ゲートの前記シリサイドの前記直立部分の前記突起を形成するために、前記ステップ(d)において当該更なるウィンドウ内に前記金属シリサイド物質が形成されるステップと、
    ・ 前記ゲートの前記シリサイドの前記直立部分の前記突起の上に絶縁被覆層が形成されるステップと、
    ・ 次いで、前記ソース領域に接触し、かつ、前記ゲートの上の前記絶縁被覆層の上に延在するソース電極を形成する前に、前記マスキング・パターンが除去されるステップと、
    が実行されることを特徴とする請求項７又は８に記載の方法。
  10. 前記ステップ(c)において前記ゲート・トレンチ内に形成される前記半導体ゲート材料が、前記半導体本体の表面の前記レベルより上に突き出している多結晶シリコンを含み、前記突き出している多結晶シリコンが露出され、次いで、前記金属シリサイド物質を形成する金属が、前記突き出している多結晶シリコンの上に堆積され、前記突き出している多結晶シリコンの側壁及び上面と合金化されて、前記ゲート・トレンチ内の残余のシリコンの前記半導体ゲート材料の上面の上に前記シリサイドの前記直立部分の前記突起が形成されることを特徴とする請求項７又は８に記載の方法。
  11. ゲートに隣接するチャネル収容領域によって隔てられているソース領域及びドレイン領域を有するトレンチ・ゲート半導体デバイスを製造する方法であって、前記方法が、一連のステップ、即ち、
    (a)半導体本体の表面に、上側層及び下側層を有するマスキング・パターンを形成するステップであって、前記ゲートが形成される前記半導体本体の領域においてウィンドウが前記上側層及び下側層を貫通して延在する、ステップと、
    (b)前記ウィンドウ内において前記ゲート用のゲート・トレンチを前記半導体本体内にエッチングし、次いで、前記半導体本体内の前記ゲート・トレンチの壁にゲート誘電体層を形成するステップと、
    (c)前記ウィンドウ内において前記ゲート・トレンチの中にシリコン・ゲート材料を形成し、次いで、前記シリコン・ゲート材料が、前記マスキング・パターンの前記下側層の隣接する表面より上に突き出す直立上側部分の突起を有するように、前記マスキング・パターンの前記上側層を除去するステップと、
    (d)前記シリコン・ゲート材料の上と前記マスキング・パターンの前記下側層の上とに金属シリサイド物質を形成する金属を堆積し、次いで、少なくとも前記金属を加熱して、前記直立上側部分の前記突起の上面及び側壁から前記シリコン・ゲート材料内に金属シリサイド物質を成長させるステップと、
    (e)前記半導体本体から突き出す部分的にシリサイド化されている前記ゲートが残存するように、シリサイド化されていない前記金属を除去するステップと、
    を含むことを特徴とする方法。
  12. 前記マスキング・パターンの前記上側層が、前記下側層よりも厚いことを特徴とする請求項１１に記載の方法。
  13. 前記マスキング・パターンの前記上側層が、前記下側層の少なくとも５倍の厚さであることを特徴とする請求項１２に記載の方法。
  14. 前記マスキング・パターンの前記上側層が、二酸化ケイ素からなる相対的に厚い層を含み、前記下側層が、前記半導体本体の前記表面の上の二酸化ケイ素からなる相対的に薄い層の上の窒化ケイ素を含むことを特徴とする請求項１１乃至１３のいずれかに記載の方法。
  15. 堆積される前記金属が、前記シリコン・ゲート材料とのシリサイドを形成するためにＲＴＡ（高速熱アニーリング）によって加熱されることを特徴とする請求項１０乃至１３のいずれかに記載の方法。
  16. シリサイドの前記直立上側部分の前記突起の前記表面が、前記シリサイドの前記直立上側部分の前記突起に隣接する絶縁酸化物を成長させるために、その後に酸化され、当該絶縁酸化物が、前記ゲートの前記シリサイドの前記直立上側部分の前記突起の上面の上に形成される絶縁被覆層の少なくとも一部を形成し、次いで、ソース電極が、前記絶縁被覆層の上と、前記マスキング・パターンの前記下側層を除去した後に前記ゲートの横に露出される前記半導体本体の表面領域の上とに、堆積されることを特徴とする請求項１１乃至１５のいずれかに記載の方法。
  17. 前記マスキング・パターンが、前記シリサイドに隣接する前記絶縁酸化物を成長させている間、前記半導体本体の前記表面を酸化からマスキングするために使用されるシリコン窒化物層を含むことを特徴とする請求項１６に記載の方法。
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