KR100903448B1 - 트렌치-게이트 반도체 디바이스 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 트렌치-게이트 반도체 디바이스를 제공하며, 여기서 셀형 전력 MOSFET의 트렌치 게이트(11)는 이 디바이스의 채널 수용 영역(5)에 인접하는 게이트 유전체 층(17)에 인접하는 도핑된 폴리실리콘 또는 다른 반도체 물질(11a)을 포함한다. 또한, 게이트(11)는 게이트 저항을 감소시키는 크기 조절가능한 실리사이드 부분(11b)을 포함한다. 이 실리사이드 부분(11b)은 트렌치(20)의 폭(w)보다 통상적으로 큰 거리(z) 만큼 트렌치(20)로부터 상부 방향으로 돌출되어 있으며 이로써 바디 표면(10a)의 레벨 위의 그의 측벽 및 상부 간의 금속 실리사이드 물질의 직립 부분(11b)을 형성한다. 채널 수용 영역(15)에 적어도 인접하는 게이트 유전체 층(17)은 적어도 게이트의 반도체 부분(11a)에 의해서 그리고 바디 표면(11a)의 레벨 위로 돌출된 실리사이드 부분(11b)의 돌출부(z)에 의해서 보호된다. 이 실리사이드 돌출부의 높이(z)는 트렌치(20)가 에칭되는 윈도우(51a,510a)를 갖는 마스크(51,52;510,520)의 층 두께에 의해서 규정될 수 있다. 이 실리사이드 물질은 합금에 의해서 인 시츄 증착 또는 성장될 수 있다.

Description

트렌치-게이트 반도체 디바이스 및 이의 제조 방법{TRENCH-GATE SEMICONDUCTOR DEVICES, AND THEIR MANUFACTURE}
본 발명은 가령 셀형 전력 MOSFET(절연형 게이트 전계 효과 트랜지스터)와 같은 트렌치-게이트 반도체 디바이스 및 이의 제조 방법에 관한 것이며, 여기서 게이트는 금속 실리사이드 물질을 포함한다.
트렌치-게이트 반도체 디바이스는 소스 영역과 그 하부에 존재하는 드레인 영역 간의 채널 수용 영역을 통해서 바디 표면에서 반도체 바디 내부로 연장된 게이트 트렌치를 포함하는 것으로 알려져 있다. 이 게이트는 트렌치의 벽에서의 중간 게이트 유전체 층에 의해서 채널 수용 영역과 용량성으로 결합된다. 미국 특허 명세서 US-A-6,087,224(필립스 참조 번호 PHB34245)는 양호한 재생가능성을 갖는 유연성 디바이스 프로세스에서 자기 정렬형 마스킹 기술을 사용하여 위와 같은 트렌치-게이트 반도체 디바이스를 제조하는 유리한 방법을 개시한다. 특히, 협폭 트렌치-게이트가 형성될 수 있으며 소스 영역과 소스 컨택트 윈도우가 이 협폭 트렌치에 대해서 자기 정렬 방식으로 규정될 수 있다. US-A-6,087,224의 전체 내용 은 본 명세서에서 참조로서 인용된다.
트렌치-게이트의 저항은 트렌치의 폭이 감소함에 따라서 증가된다. 이는 소정 셀로부터 게이트 금속 배선에 이르는 큰 경로 길이를 갖는 대형 셀형 레이아웃에서는 특히 중요하다. US-A-6,087,224는 상이한 게이트 물질을 선택할 수 있는 다양한 실시예를 개시한다. 이의 세부 실례에서, 트렌치-게이트는 도핑된 실리콘(통상적으로 폴리실리콘)으로 구성되지만, US-A-6,087,224는 가령 폴리실리콘과 함께 실리사이드를 형성하는 금속 박층 또는 폴리실리콘 대신에 게이트 전체를 금속으로 갖는 금속 박층과 같은 다른 물질을 게이트로서 사용하는 것도 개시하고 있다.
트렌치-게이트 물질로서 텅스텐 및 텅스텐 실리사이드(WSix)를 개발하는 다양한 방법이 ISPSD'2000 페이퍼에서 Ambadi 등에 의한 pages 181 to 184 of the Proceedings of 12th International Symposium on Power Semiconductor Deives & ICs, Toulouse, 22nd to 25th May 2000에서의 "Tuungsten and Tungsten Silicide(WSix) as Gate Materials for Trench MOSFETs"에서 개시된다. 이 금속/실리사이드 게이트는 낮은 게이트 저항을 구현하지만 상당한 프로세스 개발 및 통합을 요구한다. 이 ISPSD'2000의 전체 내용은 본 명세서에서 참조로서 인용된다.
따라서, 게이트 유전체(통상적으로 산화물) 상에 금속 또는 실리사이드를 직접적으로 증착하는 것은 일함수를 감소시키는데 있어서 문제를 가지며 이에 의해 디바이스의 임계 전압이 변화된다. 또한, 플루오르와 같은 오염물이 증착된 금속/실리사이드로부터 게이트 산화물 내부로 침투하여 게이트 산화물의 전기 특성을 변화시킬 수 있다. 이렇게 직접 증착된 실리사이드는 또한 게이트 산화물로 부착되는 정도가 빈약하다. 이러한 문제를 극복하기 위해서, ISPSD'2000 페이퍼에서는 가령 게이트 산화물 상의 매우 얇은 폴리실리콘 층 상의 장벽층(Ti 또는 TiW) 상의 텅스텐 층과 같은 여러 다른 층들의 스택 또는 게이트 산화물 상의 매우 얇은 폴리실리콘 층 상의 WSix 상에 텅스텐 층과 같은 여러 다른 층들의 스택을 게이트 트렌치 내부에 증착 및/또는 성장시키는 방법이 제안되었다. 그러나, 이러한 방법은 디바이스 제조에 있어서 다른 프로세스 단계들과 통합되기에는 너무 복잡하고 쉽지 않다. 특히 협폭 트렌치의 경우에는, 가령 증착된 스택 및/또는 폴리실리콘에서 텅스텐으로의 실리콘 확산에 의해서 트렌치의 불완전한 충진으로 인해서 게이트 내부에 공극이 생성될 수 있다.
발명의 개요
본 발명의 목적은 이전의 실리사이드 게이트 구조물의 위에서 언급한 수 많은 단점들을 극복하면서 (게이트 저항을 감소시키기 위해서) 실질적인 실리사이드 부분을 포함하기에 적합한 다른 실리사이드 게이트 구조물을 제공하는 것이다.
본 발명의 제 1 측면에서, 다음과 같은 특성을 갖는 트렌치-게이트 반도체 디바이스를 제공한다.
1. 상기 트렌치-게이트는 디바이스의 채널 수용 영역에 인접하는 게이트 유전체 층에 인접하는 반도체 물질의 부분을 포함한다.
2. 상기 게이트는 바디 표면의 레벨 위에서 그의 상부와 측벽 간의 금속 실리사이드 물질로 구성된 실리사이드 직립 부분(a silicide upstanding part)의 형태로 트렌치로부터 상부 방향으로 돌출된다.
3. 채널 수용 영역에 적어도 인접한 게이트 유전체 층은 게이트의 적어도 반도체 부분에 의해서 그리고 바디 표면의 레벨 위에서 실리사이드 부분의 상부 방향으로의 돌출부에 의해서 금속 실리사이드 물질로부터 분리된다.
바디 표면의 레벨 위의 직립 실리사이드 부분의 돌출부는 채널 수용 영역에 인접한 게이트 유전체의 품질 및 게이트 유전체의 구역에 인접한 하부 게이트 부분의 반도체 도핑 레벨에 의해서 결정되는 디바이스 임계 전압 및 협폭 트렌치에서의 양호한 트렌치 충진과 같은 다른 특징을 저하시키지 않으면서 (게이트 저항을 줄이기 위해서) 실리사이드의 실질적인 체적을 포함하는 것을 가능하게 한다. 이러한 돌출부는 통상적으로 트렌치의 폭의 절반만큼 길거나 트렌치의 폭보다 여러 배로 더 길 수 있다.
본 발명에 따른 이러한 디바이스 구조물은 이하에서 기술될 유리한 자기 정렬 프로세스를 사용하는 디바이스 제조와 양립할 수 있다.
본 발명의 제 2 측면에서, (a) 후속 단계 (b) 내지 (d)에서 형성되는 게이트 트렌치 및 게이트의 부분들을 자기 정렬하는데 사용되는 윈도우를 그 내부에 갖는 마스킹 패턴을 반도체 바디의 표면에 제공하는 단계와, (b) 상기 윈도우 내부에서 반도체 바디 내부로 트렌치를 에칭하고 채널 수용 영역과 게이트를 용량성으로 결합시키기 위해 트렌치의 측벽에서 유전체 층을 형성하는 단계와, (c) 상기 윈도우 에서 마스킹 패턴 위로 돌출하지 않게 트렌치 내의 유전체 상에 반도체 게이트 물질을 제공하도록 반도체 게이트 물질을 증착하고 이어서 백에칭하는 단계와, (d) 반도체 바디의 표면 위에서 상부 방향으로 돌출하는 측벽 및 상부를 갖는 실리사이드 돌출 게이트 부분을 형성하기에 충분한 반도체 게이트 물질의 상부에서의 금속 실리사이드 물질의 두께를 상기 윈도우에서 제공하는 단계를 포함하는 제조 프로세스가 제공된다.
금속 실리사이드 물질은 트렌치 내부에서 반도체 게이트 물질의 상부 상에 증착될 수 있거나 윈도우에서 반도체 게이트 물질의 직립 부분의 상부 및 측벽 내부로 성장될 수 있다. 어느 경우에서든, (채널 수용 영역에 적어도 인접하는) 게이트 유전체 층은 게이트의 반도체 물질(의 적어도 잔여부)에 의해서 그리고 바디 표면의 레벨 위에서 상부 방향으로 돌출된 실리사이드 부분에 의해서 금속 실리사이드로부터 보호된다.
측벽 확장은 실리사이드가 제공되는 윈도우를 좁히는데 사용될 수 있으며 이로써 트렌치의 측벽과 직립 실리사이드 부분 간을 이격시킨다. US-A-6,087,224에서 개시된 유리한 방법과의 시너지 효과가 가능하다. 이로써, 본 발명의 다른 측면에 따라서, 단계 (a)에서 제공된 마스킹 패턴의 상기 윈도우는 광폭 윈도우일 수 있으며 이는 이 광폭 윈도우의 측벽에서의 측벽 확장에 의해서 좁혀진다. 트렌치는 단계(b)에서 보다 좁게 된 윈도우에서 에칭될 수 있으며 측벽 확장부에 의해서 트렌치-게이트와 자기 정렬되도록 소스 영역이 제공될 수 있다. 실리사이드가 형성되는 방법에 따라서, 이 측벽 확장부는 단계 (d)에서 금속 실리사이드를 제공하 기 이전에 유지되거나 제거될 수 있다. 이들 및/또는 다른 측벽 확장이 게이트의 실리사이드 직립 부분을 규정하는데 있어서 사용될 수 있다.
본 발명의 다른 측면에서, (a) 트렌치-게이트가 제공될 반도체 바디의 구역에서 윈도우가 자신을 통해서 연장되는 상부 층 및 하부 층을 갖는 마스킹 패턴을 반도체 바디의 표면에서 제공하는 단계와, (b) 상기 윈도우에서 반도체 바디 내부로 게이트를 위한 트렌치를 에칭하고 트렌치의 측벽에서 게이트 유전체를 형성하는 단계와, (c) 실리콘 게이트 물질이 상기 마스킹 패턴의 하부 층의 인접하는 표면 위로 돌출된 직립 상부 부분을 갖도록, 윈도우 내에서 그리고 트렌치 내에 실리콘 게이트 물질을 증착하고 이어서 마스킹 패턴의 상부 층을 제거하는 단계와, (d) 실리콘 게이트 물질 위에 그리고 마스킹 패턴의 하부 층 위에 실리사이드 형성 금속을 증착하고 적어도 이 금속을 가열하여서 상기 돌출 상부 부분의 상부 및 측벽으로부터 금속 실리사이드가 실리콘 게이트 물질 내부로 성장하게 하는 단계와, (e) 반도체 바디로부터 돌출된 부분적으로 실리사이드화된 트렌치 게이트를 남기도록 실리사이드화되지 않은 금속을 제거하는 단계를 포함한다.
본 발명의 이들 측면들은 (광폭 윈도우에서 측벽 확장과 같이 횡적으로 또는 상부 층 및 하부 층과 같이 수직으로) 2 부분 마스킹 패턴(a two-part masking pattern)을 사용한다. 상이한 물질로 된 2 부분 마스킹 패턴은 특히 실리사이드 물질이 실리사이드 형성 금속을 윈도우 내부의 반도체 게이트 물질의 직립 부분 내부로 합금시킴으로써 제공되는 경우에 특히 유용하다. 이로써, 이 2 부분 마스킹 패턴은 트렌치를 에칭하고 이 트렌치를 반도체 바디 위의 레벨까지 반도체 게이트 물질로 충진하는 경우에 특히 유용하다. 이후에, 2 부분 마스킹 패턴의 한 부분(가령 측벽 확장부 및/또는 상부 층)은 제거될 수 있으며 이로써 실리사이드 형성 금속이 반도체 게이트 물질의 직립 부분의 상부 뿐만 아니라 측벽과 접촉하고 그 내부에서 합금될 수 있도록 하는 공간을 생성할 수 있다.
본 발명에 따른 유리한 특징은 첨부된 청구 범위에서 제안된다. 본 발명에 따른 이들 특징 및 다른 특징은 이제 첨부 도면을 참조하여 예시적으로 기술되는 다음의 본 발명의 실시예에서 기술될 것이다.
도면에서 다양한 부분의 상대적 크기 및 분율이 편리성과 명료성을 위해서 크기가 축소 또는 확대되었다. 동일한 관련 참조 부호는 수정된 실시예 및 상이한 실시예에서 동일한 또는 대응하는 특징부를 지칭한다.
도 1은 실리사이드 게이트 부분을 갖는, 본 발명에 따른 셀형 트렌치-게이트 반도체 디바이스의 일 실례의 활성 중심부의 단면도,
도 2는 도 1의 디바이스에서 게이트 트렌치 구역의 확대된 단면도,
도 3 내지 도 5는 실리사이드가 증착되는, 본 발명에 따른 방법의 일 실례에 의한 제조 시의 연속적인 단계에서의 도 1의 디바이스와 같은 디바이스의 게이트 트렌치 구역의 단면도들,
도 6 내지 도 7은 본 발명에 따른 수정된 방법에서 실리사이드가 합금에 의해서 형성되는 도 4 및 도 5의 수정 구조물의 단면도,
도 8 내지 도 10은 실리사이드가 합금에 의해서 형성되는, 본 발명에 따른 방법의 일 실례에 의한 제조 시의 연속적인 단계에서의 도 1의 디바이스와 같은 디바이스의 게이트 트렌치 구역의 단면도들.
도 1은 본 발명에 따른 트렌치-게이트 셀형 전력 MOSFET 디바이스의 실례를 도시한다. 이 디바이스는 소스 영역(13)과 그 하부에 존재하는 드레인 영역(14) 간의 채널 수용 영역(15)을 통해서 게이트 트렌치(20)가 그로부터 연장되어 있는 바디 표면(10a)을 갖는 반도체 바디(10)를 포함한다. 이로써, 이 디바이스의 트랜지스터 셀 구역에서, 제 2 도전성 타입(본 실례에서는 p 타입)의 채널 수용 영역(15)이 제 1 도전성 타입(본 실례에서는 n 타입)의 소스 영역과 드레인 영역(13,14)을 분리시킨다. 드레인 영역(14)은 모든 셀에 대해서 공통적이다.
게이트(11)는 트렌치(20) 내부에 존재하며 트렌치(20)의 측벽에서의 중간 유전체 층(17)에 의해서 영역(15)과 용량성으로 결합된다. 이 디바이스의 온 상태에서 게이트(11)에 인가된 전압 신호는 알려진 방식으로 영역(15) 내에서 도전 채널(12)을 유도하는 역할을 하며 영역(13,14) 간의 이 도전 채널(12)에서의 전류 흐름을 제어하는 역할을 한다.
소스 영역(13)은 표면(10a)에 인접하며, 여기서 영역(13,15)은 소스 전극(33)에 의해서 접촉된다. 트렌치 게이트(11)는 중간의 절연성 피복층(18)에 의해서 상부층 전극(33)으로부터 절연된다. 도 1은 수직 전력 디바이스 구조물을 도시한다. 영역(14)은 동일한 도전성 타입의 보다 강하게 도핑된 기판(14a) 상의 높은 저항의 에피택셜 층에 의해서 형성되는 드레인-드리프트 영역이다. 이 기판(14a)은 드레인 전극(34)에 의해서 디바이스 바디(10)의 바닥 주요 표면(10b)에서 접촉된다.
셀형 레이아웃 기하 구조에 대한 어떤 평면도도 도시되지 않는데, 그 이유는 본 발명은 매우 다른 잘 알려진 셀 기하 구조에 대해서 사용될 수 있기 때문이다. 이로써, 가령 셀들은 임의의 다각형 형상(polygonal shape), 가령 정방형 기하 구조 또는 조밀 충진된 육방정계 기하 구조 또는 연장형 스트라이프 기하 구조를 가질 수 있다. 이 경우에, 게이트 트렌치(20)는 각 셀의 경계를 둘러 연장된다. 셀 피치(셀들의 중심 대 중심 거리)는 도 1에서 Yt로서 표시된다. 도 1은 오직 몇 개의 셀만을 도시하지만 통상적으로는 디바이스는 전극(33,34) 간에서 병렬로 된 셀들을 수 천개를 포함한다. 이 디바이스의 활성 셀 구역의 경계는 다양한 알려진 주변 종결부에 의해서 디바이스 바디(10)의 주변부를 두르고 있다(도시되지 않음). 이러한 종결부는 통상적으로 트랜지스터 셀 제조 단계 이전에 표면(10a)에서 주변 디바이스 구역 내에서 형성된 두꺼운 필드 산화물 층을 포함한다. 또한, 가령 게이트 제어 회로와 같은 여러 알려진 회로가 활성 셀 구역과 주변 종결부 간에서 디바이스에 직접될 수 있다. 통상적으로, 이들 회로 요소는 트랜지스터 셀을 제조하는데 사용되는 바와 동일한 마스킹 및 프로세싱 단계에 의해서 제조될 수 있다.
통상적으로 디바이스 바디(10)는 단결정 실리콘이며 게이트 유전체 층(17)은 열적으로 성장된 실리콘 이산화물 또는 증착된 실리콘 이산화물로 구성된다. 게이트(11)는 채널 수용 영역(15)에 인접하는 게이트 유전체 층(17)에 인접하는 도핑된 반도체 물질(11')의 부분(11a)을 포함한다. 이 반도체 물질(11')은 통상적으로 가령 약 10 Ω/◇(정방형 면적 당 옴)의 시트 저항을 갖는 (n 채널 디바이스 내의) 인 또는 비소 도핑 농도를 갖는 강하게 도핑된 다결정 실리콘이다.
본 발명에 따르면, 게이트(11)는 실리사이드 직립 부분(11b)의 형태로 트렌치(20)로부터 상부 방향으로 돌출되어 있다. 이러한 직립 부분(11b)은 반도체 바디 표면(10a)의 레벨 위의 그의 상부 및 측벽 간의 금속 실리사이드 물질로 구성된다. 적어도 채널 수용 영역(15)에 인접한 게이트 유전체 층(17)은 바디 표면(10a)의 레벨 위의 실리사이드 부분(11b)의 돌출 정도(z)에 의해서 그리고 폴리실리콘 부분(11a)에 의해서 금속 실리사이드 물질로부터 보호된다. 게이트 부분(11a)의 폴리실리콘(또는 다른 반도체 물질)은 공극을 형성하지 않으며 게이트 유전체(17)로의 양호한 부착 정도를 가지면서 좁은 트렌치(20)를 충진할 수 있다. 폴리실리콘 부분(11a)은 실리사이드 물질이 증착 또는 성장할 때에 게이트 유전체(17)의 오염물에 대하여 버퍼 기능을 한다. 이로써, 직립 부분(11b)으로서 실리사이드를 포함하는 것이 채널(12)이 영역(15) 내에서 형성되는 구역에서 게이트(11) 및 그의 유전체(17)의 전계 효과 제어 특성을 저하시키지 않는다.
통상적으로, 돌출된 실리사이드 부분(11b)의 돌출 정도(z)는 트렌치(20)의 폭(w)과 같거나 이보다 크다. 돌출 정도(z)는 가령 0.4 ㎛ 내지 1.5 ㎛ 의 두께( 즉, 윈도우 깊이)를 갖는 마스크 내의 윈도우에 의해서 규정될 수 있다. (이 마스크 층 윈도우에서 에칭될 수 있는) 게이트 트렌치(20)의 폭 (w)은 가령 0.7 ㎛ 내지 약 0.2 ㎛ 또는 심지어 0.1 ㎛ 범위에서 존재할 수 있다. 이로써, z/w의 최종 비율은 가령 약 1 내지 5 또는 그 이상 일 수 있다.
이러한 돌출부(z)로 인해서 실리사이드 물질의 대부분의 체적을 포함할 수 있으며 이로써 게이트 저항을 크게 감소시킨다. 실리사이드 물질의 비저항은 통상적으로 800 옴*센티미터인 도핑된 폴리실리콘의 비저항보다 작은 크기를 갖는다. 이로써, 가령, 직립 부분(11b)은 14 내지 20 옴*센티미터의 비저항을 갖는 티타늄 실리사이드 또는 30 내지 70 옴*센티미터의 텅스텐 실리사이드로 구성될 수 있다.
실리사이드 부분(11b)은 그 전체가 바디 표면(10a)의 레벨 위에 위치하는데, 그 이유는 그의 상부 방향으로의 돌출부(z)로 인해서 실리사이드 물질의 대부분의 체적을 포함할 수 있으며 이로써 바람직할 만큼 게이트 저항을 감소시킬 수 있기 때문이다. 그러나, 도 2에 도시된 바와 같이, 실리사이드 부분(11b)은 바디 표면(10a)의 레벨 아래로 근소하게 연장될 수 있으며 즉 트렌치(20) 내부로 근소하게 연장될 수 있다. 이러한 트렌치(20) 내부로의 연장부는 소스 영역(13)의 깊이 보다 작다.
실리사이드 부분(11b)은 증착될 수 있거나 이 부분(11b)의 측벽 및 상부로부터 다결정 실리콘(11') 내부로 합금되는 실리사이드 형성 금속을 포함할 수 있다. 예시적으로, 도 2는 금속을 그의 측벽 및 상부 내부로 합금함으로써 형성되는 것을 나타내는 오목 형상을 갖는 부분(11b)의 바닥을 도시한다.
이 실리사이드 부분(11b)이 증착 또는 합금 중 어느 방법에 의해서 형성되는지와 상관 없이, 도 1의 디바이스는 다음의 일련의 단계들을 포함하는 방법에 의해서 본 발명에 따라 제조된다.
이 방법은 (a) 후속 단계 (b) 내지 (d)에서 형성되는 게이트(11)의 부분(11a,11b) 및 트렌치(20)를 자기 정렬하는데 사용되는 윈도우(51a,510a)를 그 내부에 갖는 마스킹 패턴(51,52 또는 510,520)을 (디바이스 바디(10)를 제공하는) 반도체 웨이퍼 바디(100)의 표면(10a)에서 제공하는 단계, (b) 상기 윈도우(51a 또는 510a) 내부에서 반도체 바디(100) 내부로 트렌치(20)를 에칭하고 트렌치(20)의 측벽에서 게이트 유전체 층(17)을 형성하는 단계와, (c) 상기 윈도우(51a 또는 510a)에서 마스킹 패턴(51,52 또는 510,520) 위로 돌출하지 않게 트렌치(20) 내의 유전체(17) 상에 반도체 게이트 부분(11)을 제공하도록 반도체 게이트 물질(11')을 증착하고 이어서 백에칭하는 단계와, (d) 반도체 바디(100)의 바디 표면(10a) 레벨 위에서 상부 방향으로 돌출하여 있는 측벽 및 상부를 갖는 실리사이드 직립 부분(11b)을 형성하도록 트렌치(20) 내의 반도체 게이트 물질(11a)의 상부에서 금속 실리사이드 물질의 충분한 두께를 상기 윈도우(51a 또는 510a)에서 제공하는 단계를 포함한다.
단계 (d) 동안 그리고 이후에, 채널 수용 영역(15)에 적어도 인접하는 게이트 유전체 층(17)은 반도체 표면(10a)의 레벨 위로 돌출된 실리사이드 부분의 돌출부(11b)에 의해서 그리고 반도체 부분(11a)에 의해서 실리사이드 물질로부터 보호된다.
특정 프로세스 실시예들이 이제 기술될 것이다.
도 3 내지 도 5의 프로세스 실시예
이 실시예는 측벽 확장부(통상적으로 스페이서로 지칭됨)를 포함하는, US-A-6,087,224의 유리한 자기 정렬 프로세스의 본 발명에 따른 수정된 실례이다.
이 실시예에서, 단계 (a)에서 제공된 윈도우는 광폭 윈도우(51a)이며 이 윈도우는 마스크(51)(가령 실리콘 질화물) 내의 광폭 윈도우(51a)의 측벽에서 스페이서(52)(가령, 실리콘 이산화물)를 제공함으로써 보다 협폭의 윈도우(52a)로 된다. 이 디바이스의 셀 피치 및 레이아웃 기하 구조는 포토리소그래피 및 에칭 기술에 의해서 잘 알려진 방식으로 규정되는 마스크(51)의 레이아웃 패턴에 따라서 결정된다. 스페이서(52)는 US-A-6,087,224에서처럼 광폭 윈도우(51a)의 측벽과 자기 정렬된다. 게이트 트렌치(20)는 단계(b)에서 보다 좁혀진 윈도우(52a)에서 에칭된다.
통상적으로, 이 질화물 마스크(51)는 매우 얇은 산화물(50)(약 40 nm 두께) 상에서 약 0.5 ㎛ 두께를 갖는다. 약 1 ㎛ 정도의 셀 피치 Yt를 갖는 디바이스에서, 트렌치(20)의 폭 w은 약 0.2 ㎛이다. 이 경우에, 윈도우(51a)의 폭은 0.5 ㎛이며 깊이도 0.5 ㎛이다. 산화물 스페이서(52)는 0.1 내지 0.2 ㎛의 폭을 가지며 이로써 윈도우(52a)는 0.2 ㎛의 폭을 갖는다.
도 3은 트렌치(20)를 에칭하고 게이트 유전체(17)를 제공한 다음 생성된 구조물을 도시한다. 게이트 유전체 층(17)은 증착 또는 산화에 의해서 형성될 수 있 다. 채널 수용 영역(15) 및 소스 영역(13)은 도 3에 도시되지 않는데 그 이유는 US-A-6,087,224에서 개시된 바와 같이 이들 영역(13,15)에 대한 도핑 제공 방법 및 시기에 대한 다양한 선택 사항이 존재하기 때문이다. 가령, 영역(13,15)을 위한 도핑은 트렌치 게이트(11)을 형성하기 이전에 또는 아니면 형성한 이후에 제공될 수 있으며 얕은 또는 깊은 보다 강하게 도핑된 컨택트 영역(35)이 채널 수용 영역(15) 내에서 (자기 정렬 방식으로) 제공될 수 있다. 모든 경우에, 소스 영역(13)은 US-A-6, 087,224에서처럼 스페이서(52)에 의해서 트렌치-게이트와 자기 정렬된다.
소스 영역(13)이 규정되는 방식에 따라서, 스페이서(52)는 절연된 트렌치(20) 내부를 폴리 실리콘 게이트 물질(11')로 충진한 이전에 또는 이후에 제거될 수 있다. 폴리실리콘 게이트 부분(11a)은 도 4에 도시된 레벨까지 즉 표면(10a)의 레벨까지 반도체 물질(11')를 백에칭함으로써 규정된다. 반도체 게이트 부분(11a)의 요구된 도전 도핑은 물질(11')의 증착 동안 또는 실리사이드 물질을 제공하기 이전에 수행될 수 있다.
산화물 스페이서(52)가 트렌치(20) 및 게이트 부분(11a)을 형성하는데 사용되는 에칭 프로세스에 의해서 근소하게 얇아질 수 있다(즉, 윈도우(52a)가 넓어질 수 있다)는 사실로 인해서, 이들 스페이서(52)는 바람직하게는 실리사이드 부분(11b)을 제공하기 이전에 대체되어야 한다. 산화물 스페이서(52)를 에칭 제거함으로써, 광폭 윈도우(51a)가 질화물 마스크(51) 내에서 다시 개방된다. 가령 실리콘 이산화물로 된 다른 스페이서(52x)가 이어서 광폭 윈도우(51a)의 측벽에서 형성되며 이로써 게이트 부분(11b)의 횡적 연장 정도를 적어도 규정하는 다른 윈도우(52y)를 형성한다.
이어서, 금속 실리사이드 물질(11b')이 증착되고 도 5에 도시된 레벨까지 백에칭되며 이로써 윈도우(52y) 내에 트렌치 게이트(11)의 실리사이드 직립 부분(11b)이 남게 된다. 이 다른 윈도우(52y)는 바람직하게는 트렌치(20)의 폭 w보다 좁으며 이로써 실리사이드 부분(11b)이 트렌치(20)의 절연된 측벽으로부터 이격된다. 증착된 실리사이드 물질은 가령 텅스텐, 탄탈륨, 지르코늄, 티타늄, 코발트의 실리사이드일 수 있다.
이어서, 절연성 피복층(18)이 제공된다. 이는 다른 스페이서(52x)를 제거하고 마스킹 패턴(51)과 돌출 실리사이드 (11b) 간에 새로운 윈도우를 형성하고 이 새로운 윈도우에서 그리고 실리사이드 직립 부분(11b) 위에 절연 물질(가령 실리콘 이산화물)(18)을 증착함으로써 수행될 수 있다. 이와 달리, 산화물 스페이서(52y)는 절연성 피복층(18)의 측면 부분으로서 유지될 수 있다. 이 경우에, 다른 절연 물질이 윈도우(52y) 내에서 실리사이드 직립 부분(11b)의 상부 상에 증착되며 이로써 절연성 피복층(18)을 완성한다.
이어서, 채널 수용 영역(15)의 강도핑된 컨택트 영역(35)을 제공하고 이 영역(35)과 소스 영역(13)을 접촉하는 소스 전극(33)을 증착하기 이전에 질화물 마스킹 패턴(51)이 제거된다. 통상적으로, 이 전극은 실리사이드 컨택트 층(33a) 상의 두꺼운 층의 알루미늄을 포함한다. 포토리소그래피 및 에칭 기술에 의해서 결정되는 이의 레이아웃은 소스 전극(33)을 형성하는 개별 금속 배선 구역 및 트렌치 게이트(11)에 접속되는 게이트 본드패드로 규정된다. 이 게이트 본드패드 금속 배선 및 이의 접속부는 도 1의 도면 외부에 존재한다.
이어서, 후방 표면(10b)이 금속화되어 드레인 전극(34)을 형성하며 이후에 웨디퍼 바디(100)는 개별 디바이스 바디들(10)로 분할된다.
도 3, 도 6 및 도 7의 프로세스 실시예
이 실시예는 협폭 트렌치(20)를 형성하는 스페이서(52)를 갖는, US-A-6,087,224의 유리한 자기 정렬 프로세스를 사용하는, 본 발명에 따른 다른 실례이다. 이 실시예는 도 3 내지 도 5에서처럼 상이한 선택적으로 에칭가능한 물질들(질화물 및 산화물)로 된 동일한 2 부분 마스크(51,52)를 사용할 수 있다. 그러나, 바람직하게는 산화물 스페이서(52)는 추가적인 질화물 박층(52z) 상에 형성된다.
2 부분 마스크(51,52)는 도 3의 이전의 실시예에서처럼 트렌치(20)를 에칭할 때에 사용된다. 이 마스크는 또한 절연된 트렌치(20)를 폴리실리콘 게이트 물질로 충진할 때에 사용된다. 이로써, 게이트(11)에 대한 폴리실리콘 물질(11')이 이 2 부분 마스크(51,52) 내의 협폭 윈도우(52a)에서 절연된 트렌치(20) 내에 그리고 이 2 부분 마스크(51,52) 위에 증착된다. 도 6에서, 이 실시예에서 폴리실리콘(11')의 백에칭은 (도 4와 비교하여) 보다 높은 레벨에서 정지하는데 이로써 부분(11a)과 통합되는 돌출 폴리실리콘 부분(11z)을 남기게 된다. 이 부분(11z)은 표면(10a)의 레벨 위로 돌출되며 즉 그의 경계는 스페이서(52)에 의해서 형성된다. 도 6에서는 부분(11z)이 보다 낮게 도시되었지만 이는 마스크(51,52)의 상부 만큼의 높이로 돌출될 수 있다.
2 부분 마스크(51,52)는 도 7에 도시된 바와 같이 이 실시예에서 달리 사용될 수 있다. 도 3 내지 도 5에서 도시된 이전의 실시예에서처럼, 산화물 스페이서(52)는 단계(d)에서 금속 실리사이드 물질을 제공하기 이전에 제거된다. 그러나, 이 실시예에서는, 실리사이드 부분(11b)은 증착되지 않는다. 대신에, 실리사이드 형성 금속(110)이 돌출 폴리실리콘 부분(11z) 내부로 증착 또는 합금될 수 있다. 가령, 이 금속(110)은 텅스텐, 탄탈륨, 지르코늄, 티타늄, 코발트일 수 있다.
이로써, 도 7에 도시된 바와 같이, 산화물 스페이서(52)를 제거함으로써 실리사이드 형성 금속(110)이 직립 부분(11z)의 측벽 뿐만 아니라 상부도 접촉할 수 있게 하는 공간이 생성된다. 필요하다면, 이 공간은 스페이서(52) 제거 후에 돌출 폴리실리콘 부분(11z)을 짧은 담금 에칭(short dip etch)함으로써 증가될 수 있다. 이어서, 금속(110)이 그의 상부 및 그의 측벽으로부터 폴리실리콘 직립 부분(11z) 내부로 증착 또는 합금된다. 이러한 합금은 이 디바이스 구조물의 금속층(110)을 가열시키기 위해서 RTA(급속 열적 어닐링) 및 고강도 광 펄스를 사용하여 효과적으로 신속하게 수행될 수 있다. RTA를 사용함으로써, 금속이 직립 부분(11z) 아래에서 합금될 수 있는 정도는 정확하게 제어될 수 있으며 이는 금속층(110) 아래에서의 디바이스 구조물(특히 영역(13,14,15))의 상당한 가열을 방지한다. 이 합금 동안 질화물 박층(21z)은 소스 영역을 보호한다. 마스크(51)가 가령 적어도 0.5 ㎛의 두께를 갖는 경우에, 표면(10a)의 레벨 위의 합금된 실리사이드 부분(11b)의 돌출 정도(z)는 협폭 트렌치의 폭 w보다 쉽게 커질 수 있다.
이후에, 실리사이드화되지 않는 금속(110)이 제거되고 돌출된 부분적으로 실리사이드화된 게이트(11a,11b)를 형성한다. 이 디바이스 구조물은 이어서 이전의 실시예에서처럼 후속 프로세스 처리를 받는다.
도 8 내지 도 10의 프로세스 실시예
이 실시예는 반도체 바디(100)로부터 돌출된 부분적으로 실리사이드화된 트렌치 게이트(11a,11b)를 생성한다는 점에서 도 3 및 도 6 및 도 7의 실시예와 유사하다. 이 실시예는 상이한 선택적으로 에칭가능한 물질들(질화물 및 산화물)의 2 부분 마스크(510,520)를 사용한다. 그러나, 이 실시예는 US-A-6,087,224의 자기 정렬된 스페이서 프로세스를 사용하지 않는다. 이로써, 이 실시예에서, 트렌치(20)가 에칭되는 윈도우(510a)는 2 부분 마스크의 두 부분(510,520)에 존재한다.
도 8은 가령 실리콘 바디 표면(10a) 상의 산화물 박층(50) 상의 실리콘 질화물의 하부층(510) 상의 실리콘 이산화물의 상부층(520)의 수직 구성을 도시한다. 이는 도 6의 산화물(50) 상의 질화물(52z) 상의 산화물(52)과 비교될 수 있다. 상부층(520)의 두께는 실리사이드 부분(11b)의 높이를 결정한다. 실리사이드 물질의 양호한 체적을 제공하기 위해서, 상부층(520)은 하부층(510)보다 가령 적어도 5 nm 두껍다. 이로써, 표면(10a)의 레벨 상의 실리사이드 부분(11b)의 돌출 정도(z)는 트렌치 폭(w)보다 쉽게 커질 수 있다.
이 실시예의 단계 (a)에서, 트렌치 게이트(11)가 바디(100) 내에서 형성될 층(510,520)을 통한 윈도우(510a)를 제공하는데 포토리소그래피 및 에칭 기술이 사용된다. 바디(100a) 내에 소스 영역 도펀트를 제공하기 위해서 윈도우(510a)가 먼저 사용된다. 이 도펀트는 트렌치(20)가 에칭될 구역을 넘어서 횡적으로 확산될 수 있으며 이로써 게이트 트렌치에 대해서 자기 정렬된 방식으로 소스 영역(13)을 규정한다. 그러나, 소스 영역(13)은 제조 시에 조기 단계 또는 후기 단계에 다른 알려진 방식으로 제공될 수 있다.
이 윈도우(510a)에서, 게이트 트렌치(20)는 바디(100) 내부로 에칭된다. 증착 또는 산화에 의해서, 게이트 유전체 층(17)은 트렌치(20)의 측벽에서 제공된다. 이로써 생성된 구조물은 도 8에 도시된다.
이어서, 폴리실리콘 게이트 물질(11')이 도 9에 도시된 바와 같이 트렌치(20) 및 윈도우(510a) 내에 남도록 증착 및 백에칭된다. 이 경우에, 백 에칭은 평탄화 프로세스이다. 즉, 돌출 폴리실리콘 상부 부분(11z)이 마스크의 상부층(520)의 상부 표면과 평면을 이루게 되면 백에칭은 정지된다. 이어서, 산화물 상부 층(520)은 질화물 하부층(510)으로부터 에칭 제거된다. 이로써 질회물 층(510)의 인접하는 표면 위로 돌출하는 돌출 폴리실리콘 상부 부분(11z)의 측벽이 노출된다. 이후에, 실리콘 형성 금속(110)이 실리콘 게이트 물질 및 질화물 층(510) 상에 증착된다.
이어서, 도 10에 도시된 바와 같이, 적어도 금속(110)이 바람직하게는 RTA에 의해서 가열되어 금속 실리사이드가 돌출 상부 부분(11z)의 상부 및 측벽으로부터 실리콘 게이트 물질 내부로 성장된다. 이 실리사이드 형성 금속(110)은 가령 텅스텐, 탄탈륨, 지르코늄, 티나늄, 코발트일 수 있다. 질화물 마스크 층(510)은 그 하부에 존재하는 디바이스 구조물이 금속(110)으로 합금되는 것을 방지한다. 이러한 방식으로 폴리실리콘 부분(11z)을 실리사이드 게이트 부분(11b)으로 변환한 후에, 남아 있는 실리사이드화되지 않은 금속(110)은 디바이스 구조물로부터 제거된다. 이후에 이 디바이스 구조물은 이전의 실시예에서 같은 후속 프로세스를 받는다.
다른 수정 사항을 갖는 다른 실시예들
수 많은 다른 수정 및 변경이 본 발명에 따른 디바이스 및 이의 제조 방법에서 가능하다.
지금까지 기술된 실시예들에서, 절연성 피복층(18)은 트렌치-게이트(11)의 실리사이드 직립 부분(11b)의 상부 및 측벽 상에 증착된다. 그러나, 도 2에서 점선으로 표시된 바와 같이, 이 상부층(18)은 실리사이드 직립 부분(11b)의 상부 및 측벽에 인접하는, 실리사이드 물질의 절연 산화된 표면 부분(18b)을 포함할 수 있다.
돌출 게이트 부분(11b)을 형성하기에 적합한 몇 개의 금속 실리사이드는 또한 가령 내열성 금속 티타늄, 지르코늄, 니오븀, 텅스텐의 실리사이드와 같은 절연체 부분(18b)을 형성하기 위한 산화에 적합하다. 다른 부분(18a)은 가령 증착된 실리콘 이산화물이다. 몇몇 경우에, 상부층(18)의 전체가 돌출 게이트 부분(11b)의 금속 실리사이드 물질의 절연 산화된 부분(18b)일 수 있다. 질화물(520)은 실리사이드 부분(18b)으로부터 절연 산화물(18b)의 성장 동안 산화로부터 그 하부에 존재하는 실리콘 바디 표면(10a)를 마스킹하는데 사용될 수 있다.
도 3 내지 도 7의 프로세스 실시예에서, 절연성 피복층(18)은 실리사이드 직립 부분(11b)의 측벽에서 절연 스페이서(52,52x)에 의해서 그리고 윈도우(52,52y) 내에서 실리사이드 직립 부분(11b)의 상부로 성장된 산화된 실리사이드 층(18b')에 의해서 형성될 수 있다. 질화물 층(51)(및 52z)은 이 절연 산화물(18b')의 성장 동안 산화로부터 그 하부에 존재하는 바디 표면(10a)을 마스킹하는데 사용된다.
도 3 내지 도 7의 프로세스 실시예에서, 소스 영역(13)은 스페이서(52)를 제거함으로써 생성된 윈도우에서 도펀트 이온 주입 및/또는 확산에 의해서 가장 편리하게 형성된다. 그러나, 스페이서(52)는 소스 영역(13)의 트렌치 게이트(11)로의 자기 정렬을 제공하기 위해서 다른 방식으로 사용될 수 있다. 이로써, 소스 영역(13)은 스페이서(52) 내에서의 비소 또는 인 도핑 그 자체에 의해서 바디(100) 내부로 확산될 수 있다. 이와 달리, 소스 영역(13)은 마스크(51) 앞에서 표면(10a)에서 제공된 n 타입 층(13')을 통해서 에칭함으로써 형성될 수 있다. 이 층(13')은 돌출 게이트(11) 상에 절연성 피복층(18)을 제공한 후에 그 하부에 존재하는 영역(15)까지 에칭될 수 있다. 이 경우 및 다른 경우(가령, 도 8 내지 도 10의 실시예)에, 이어서 절연성 피복층(18)이 근소하게 백에칭될 수 있으며 이로써 전극(33)과 접촉하기 위한 소스 영역(13)의 노출된 면적을 증가시킨다.
도 10의 실시예에서, 폴리실리콘 부분(11z)은 금속층(110)을 증착하기 이전에 등방성 에천트로 담금 에칭될 수 있으며 이로써 실리사이드 부분(11b)과 트렌치의 측벽을 횡적으로 이격시킨다. 또한, 실리사이드 부분(11b)이 제공되는 구역인 트렌치 에칭 윈도우(510a)를 좁히도록 스페이서(52x)를 2 층 마스크(510,520)에 부가할 수 있으며 이로써 실리사이드를 트렌치의 측벽으로부터 횡적으로 이격시킨다.
지금까지 기술된 디바이스는 보다 강한 도핑 농도의 영역(14a)이 드레인 드리프트 영역(14)과 동일한 도전성 타입(본 실례에서는 n 타입)인 MOSFET였다. 그러나, 상기 영역(14a)은 반대되는 도전성 타입(즉, p 타입)일 수 있으며 이로써 IGBT를 제공한다. 전극(34)은 IGBT의 경우에 애노드 전극으로 지칭된다.
강한 도핑 농도 기판(14a) 상의 에피택셜 층에 의해 드레인 드리프트 영역(14)을 형성하는 대신에, 일부 디바이스의 강한 도핑 농도 영역(14a)은 상기 드리프트 영역(14)을 제공하는 고저항률 기판의 후 표면(10b) 내로의 도펀트 확산에 의해서 형성될 수 있다.
반도체 바디(10)의 표면(10a)에서 기판 또는 다른 영역(14a)과 접촉하는 제 2 주 전극(34)을 갖는 수직형 개별 디바이스가 도 1을 참조하여 도시되었다. 그러나, 집적형 디바이스가 본 발명에 따라서 가능하다. 이 경우에, 영역(14a)은 디바이스 기판과 에피택셜 약 도핑된 드레인 영역(14) 간에 도핑된 매립 층이다. 이 매립 층 영역(14a)은 표면(10a)에서 이 매립 층의 깊이까지 연장된 도핑된 주변부 컨택트 영역을 통해서 전방 주 표면(10a)에서의 전극(34)에 의해서 접촉될 수 있다.
n 타입 도전성을 갖는 영역(13,14) 및 p 타입 도전성을 갖는 영역(15) 및 게이트(11)에 의해서 영역(15) 내에서 유도되는 전자 반전 채널(12)을 갖는 상술된 특정 실례는 n 채널 디바이스이다. 이 경우에, 반도체 게이트 부분(11)은 n 타입이다. 그러나, 반대되는 도전성 타입의 도펀트를 사용함으로써, p 채널 디바이스가 본 발명에 따라서 제조될 수 있다. 이 경우에, 영역(13,14)은 p 타입 도전성을 가지며 영역(15)은 n 타입 도전성을 가지며 게이트 부분(11a)은 p 타입이며 홀 반전 채널(12)이 게이트(11)에 의해서 영역(15) 내에서 유도된다.
가령, 실리콘 카바이드와 같은 실리콘이 아닌 다른 반도체 물질이 본 발명에 따른 디바이스에 대해서 사용될 수 있다.
본 명세서를 독해함으로써, 다양한 수정 및 변경이 본 기술의 당업자에게 가능하다. 이러한 변경 및 수정은 본 기술 분야에서 이미 알려져 있으며 본 명세서에서 기술된 특징 대신에 또는 추가되어 사용될 수 있는 다른 특징 및 등가의 특징을 포함할 수 있다.
청구 범위는 특징들의 특정 조합으로 구체화되었지만, 본 발명의 개시의 범위는 임의의 청구항에서 여기서 청구되고 있는 본 발명과의 연관성과는 상관없이 그리고 본 발명이 해결했던 기술적 문제를 해결할 수 있는 지의 여부와 상관없이 본 명세서에서 내포적으로 또는 분명하게 개시된 특징들의 임의의 신규한 조합 또는 본 발명의 원리 또는 임의의 신규한 특징을 포함할 수 있다.
본 특허의 출원 심사 동안 또는 이 출원으로부터 유도되는 임의의 다른 출원의 심사 동안 임의의 상기 특징들 및/또는 이 특징들의 임의의 조합으로 새로운 청 구항들이 생성될 수 있다.

Claims (16)

  1. 소스 영역과 그 아래에 존재하는 드레인 영역 간의 채널 수용 영역을 통해서, 바디 표면으로부터 반도체 바디 내부로 연장되는 게이트 트렌치를 포함하는 트렌치-게이트 반도체 디바이스에 있어서,
    상기 트렌치 내에 존재하는 게이트는 상기 트렌치의 벽에 존재하는 중간 게이트 유전체 층에 의해서 상기 채널 수용 영역과 용량성으로 결합되며(capacitively coupled),
    상기 게이트는 상기 채널 수용 영역에 인접하는 상기 게이트 유전체 층에 인접하는 반도체 물질의 부분을 포함하고,
    상기 게이트는 상기 바디 표면의 레벨 위에서 그의 상부와 그의 측벽 사이에서 금속 실리사이드 물질로 구성된 실리사이드 직립 부분(a silicide upstanding part)의 형태로 상기 트렌치로부터 상부 방향으로 돌출되어 있으며,
    적어도 상기 채널 수용 영역에 인접한 상기 게이트 유전체 층은 적어도 상기 게이트의 상기 반도체 부분 및 상기 바디 표면의 레벨 위에서 상부 방향으로 돌출된 실리사이드 부분에 의해서 상기 금속 실리사이드 물질로부터 분리되는
    트렌치-게이트 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 바디 표면의 레벨 위로 돌출된 상기 게이트 실리사이드 직립 부분의 돌출 정도는 상기 트렌치의 폭의 절반보다 큰
    트렌치-게이트 반도체 디바이스.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트의 상기 반도체 물질은 다결정 실리콘이며,
    상기 실리사이드 직립 부분은 이 직립 부분의 상부 및 측벽들로부터 상기 다결정 실리콘으로 합금된 실리사이드 형성 금속을 포함하는
    트렌치-게이트 반도체 디바이스.
  4. 제 3 항에 있어서,
    상기 실리사이드 형성 금속은 텅스텐, 탄탈륨, 지르코늄, 티타늄 및 코발트로 구성된 그룹으로부터 선택되는
    트렌치-게이트 반도체 디바이스.
  5. 제 1 항 또는 제 2 항에 있어서,
    절연성 피복층(an insulating over-layer)이 상기 트렌치-게이트의 상기 직립 부분의 상부 및 측벽 상에서 연장되며,
    소스 전극이 상기 절연성 피복층 상 및 상기 트렌치-게이트 옆의 상기 반도체 바디의 표면 구역 상에서 연장되는
    트렌치-게이트 반도체 디바이스.
  6. 제 5 항에 있어서,
    상기 절연성 피복층은 상기 게이트의 상기 실리사이드 직립 부분의 상부에 적어도 인접하는, 상기 금속 실리사이드 물질의 절연성의 산화된 표면을 포함하는
    트렌치-게이트 반도체 디바이스.
  7. 트렌치-게이트에 인접하는 채널 수용 영역에 의해서 분리되는 소스 영역 및 드레인 영역을 갖는 트렌치-게이트 반도체 디바이스를 제조하는 방법에 있어서,
    (a) 후속 단계 (b) 내지 (d)에서 형성될 게이트 트렌치와 게이트의 부분들을 자기 정렬하는 데 사용되는 윈도우를 그 내부에 갖는 마스킹 패턴을 반도체 바디의 표면에 제공하는 단계와,
    (b) 상기 윈도우 내에서 상기 반도체 바디 내부로 트렌치를 에칭하고 나서 상기 트렌치의 측벽에서 게이트 유전체 층을 형성하여 상기 게이트를 상기 채널 수용 영역에 용량성으로 결합시키는 단계와,
    (c) 반도체 게이트 물질을 증착 및 백에칭하여 상기 윈도우에서 마스킹 패턴 위로 돌출하지 않게 상기 트렌치 내의 유전체 층 상에 반도체 게이트 부분을 제공하는 단계와,
    (d) 상기 윈도우에서, 상기 반도체 바디의 표면 위에서 상부 방향으로 돌출하는 측벽 및 상부를 갖는 게이트의 실리사이드 직립 부분을 형성하기에 충분한 두께의 금속 실리사이드 물질을 상기 반도체 게이트 부분의 상부에 제공하는 단계를 포함하는
    트렌치-게이트 반도체 디바이스 제조 방법.
  8. 제 7 항에 있어서,
    상기 단계 (a)에서 제공된 상기 마스킹 패턴의 상기 윈도우는 자신의 측벽에 측벽 확장부를 제공함으로써 보다 좁은 폭의 윈도우로 협폭화되는 광폭 윈도우이며,
    상기 트렌치는 상기 단계(b)에서 상기 보다 협폭화된 윈도우에서 에칭되고,
    상기 측벽 확장부에 의해서 상기 트렌치-게이트와 자기 정렬되도록 소스 영역이 제공되는
    트렌치-게이트 반도체 디바이스 제조 방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 단계 (c) 이후에,
    측벽 확장부를 상기 단계 (a)의 상기 윈도우의 측벽에 제공하여 상기 트렌치의 폭보다 좁은 폭을 갖는 추가 윈도우를 형성하는 단계와,
    상기 트렌치의 측벽으로부터 이격된 상기 트렌치-게이트의 실리사이드 직립 부분을 형성하기 위해 상기 단계 (d)에서 상기 추가 윈도우 내에 금속 실리사이드 물질을 증착하는 단계와,
    상기 트렌치-게이트의 실리사이드 직립 부분 상에 절연성 피복층을 제공하는 단계와,
    상기 소스 영역과 접촉하며 상기 트렌치-게이트 상의 상기 절연성 피복층 상에서 연장하는 소스 전극을 제공하기 이전에 상기 마스킹 패턴을 제거하는 단계를 수행하는
    트렌치-게이트 반도체 디바이스 제조 방법.
  10. 제 7 항 또는 제 8 항에 있어서,
    상기 단계 (c)에서 상기 트렌치 내에 제공된 상기 반도체 게이트 물질은 상기 바디 표면의 레벨 위로 돌출된 다결정 실리콘을 포함하며,
    상기 돌출된 다결정 실리콘의 측벽들은 노출되고,
    상기 트렌치 내의 잔여하는 실리콘 반도체 게이트 물질의 상부 상에 상기 실리사이드 직립 부분이 형성되도록 실리사이드 형성 금속이 상기 돌출된 다결정 실리콘 상에 증착되고 상기 돌출된 다결정 실리콘의 측벽들 및 상부 내로 합금되는
    트렌치-게이트 반도체 디바이스 제조 방법.
  11. 트렌치-게이트에 인접하는 채널 수용 영역에 의해서 분리되는 소스 영역 및 드레인 영역을 갖는 트렌치-게이트 반도체 디바이스를 제조하는 방법에 있어서,
    (a) 상기 트렌치-게이트가 제공될 반도체 바디의 구역에서 윈도우가 그를 통해서 연장되는 상부 층 및 하부 층을 갖는 마스킹 패턴을 상기 반도체 바디의 표면에 제공하는 단계와,
    (b) 상기 윈도우에서 상기 반도체 바디 내부로 게이트를 위한 트렌치를 에칭하고 상기 반도체 바디 내의 상기 트렌치의 측벽에 게이트 유전체 층을 형성하는 단계와,
    (c) 실리콘 게이트 물질이 상기 마스킹 패턴의 하부 층의 인접하는 표면 위로 돌출된 직립 상부 부분을 갖도록, 상기 윈도우 내 및 상기 트렌치 내에 실리콘 게이트 물질을 증착하고 이어서 상기 마스킹 패턴의 상기 상부 층을 제거하는 단계와,
    (d) 상기 실리콘 게이트 물질 위 및 상기 마스킹 패턴의 하부 층 위에 실리사이드 형성 금속을 증착하고 적어도 상기 금속을 가열하여서 상기 직립 상부 부분 의 상부 및 측벽으로부터 금속 실리사이드가 상기 실리콘 게이트 물질 내부로 성장하게 하는 단계와,
    (e) 상기 반도체 바디로부터 돌출된 부분적으로 실리사이드화된 트렌치 게이트가 남도록 실리사이드화되지 않은 금속을 제거하는 단계를 포함하는
    트렌치-게이트 반도체 디바이스 제조 방법.
  12. 제 11 항에 있어서,
    상기 마스킹 패턴의 상기 상부 층은 상기 하부 층보다 적어도 5 배 만큼 더 두꺼운
    트렌치-게이트 반도체 디바이스 제조 방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 마스킹 패턴의 상기 상부 층은 실리콘 이산화물을 포함하고,
    상기 하부 층은 상기 반도체 바디 표면 상의 보다 얇은 실리콘 이산화물 상의 실리콘 질화물을 포함하는
    트렌치-게이트 반도체 디바이스 제조 방법.
  14. 제 10 항에 있어서,
    증착된 상기 실리사이드 형성 금속은 급속 열적 어닐링(RTA)에 의해서 가열되어 상기 실리콘 게이트 물질과 함께 실리사이드를 형성하는
    트렌치-게이트 반도체 디바이스 제조 방법.
  15. 제 7 항 또는 제 8 항에 있어서,
    상기 금속 실리사이드 직립 부분의 표면이 부분적으로 산화되어서 상기 실리사이드에 인접하는 절연성 산화물이 성장하게 되며,
    상기 절연성 산화물은 상기 트렌치-게이트의 상기 돌출 부분의 상부 상에 제공된 절연성 피복층의 적어도 일부를 형성하고,
    상기 마스킹 패턴의 상기 하부 층을 제거한 후에 소스 전극이 상기 절연성 피복층 상 및 상기 트렌치-게이트 옆의 상기 반도체 바디의 노출된 표면 구역 상에 증착되는
    트렌치-게이트 반도체 디바이스 제조 방법.
  16. 제 15 항에 있어서,
    상기 마스킹 패턴은 상기 실리사이드에 인접하는 상기 절연성 산화물의 성장 동안의 산화로부터 그 아래에 존재하는 바디 표면을 보호하는 데 사용되는 실리콘 질화물 층을 포함하는
    트렌치-게이트 반도체 디바이스 제조 방법.
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