JP2004537172A - トレンチ・ゲート半導体デバイスおよびその製造 - Google Patents

トレンチ・ゲート半導体デバイスおよびその製造 Download PDF

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Abstract

【課題】ゲート抵抗を低減させるための相当な量のシリサイド部分を含めることに良好に適合し、その一方で、過去のシリサイドゲート方式の上記の欠点を回避および／または軽減する、代替のシリサイドゲート構造を提供すること。
【解決手段】例えば、セルラー・パワーMOSFETのトレンチ・ゲート(11)は、デバイスのチャネル収容領域(15)に隣接するゲート誘電体層(17)に隣接する、ドーピングされているシリコンまたはその他の半導体材料(11a)を有する。ゲート(11)は、ゲート抵抗を低減させる相当な大きさのシリサイド部分(11b)も有する。このシリサイド部分(11b)は、代表的にはトレンチ(20)の幅(w)よりも大きい距離(z)だけトレンチ(20)から上向きに突き出し、本体表面(10a)のレベルより上の上面と側壁の間が金属シリサイド材料の直立部分(11b)を形成する。少なくともチャネル収容領域(15)に隣接するゲート誘電体層(17)は、少なくともゲートの半導体部分(11a)によってと、本体表面のレベル(10a)より上の上向きのシリサイド部分(11b)の突起(z)とによって、金属シリサイドから保護される。このシリサイド突起の高さ(z)は、トレンチ(20)がエッチングされるウィンドウ(51a, 510a)を有するマスク(51,52; 510,520)の層厚さによって定義される。シリサイド材料は、堆積するか、またはアロイングによって該当部分に成長させることができる。
【選択図】図２

Description

【技術分野】
【０００１】
本発明は、ゲートが金属シリサイド材料を有する、例えば、セルラー(cellular)パワーMOSFET（絶縁ゲート型電界効果トランジスタ）などのトレンチ・ゲート半導体デバイスとその製造に関する。
【背景技術】
【０００２】
本体表面から、ソース領域と下層のドレイン領域の間のチャネル収容領域(channel-accommodating region)を経て半導体本体に達するゲート・トレンチを有する、トレンチ・ゲート半導体デバイスは、公知である。ゲートは、トレンチの壁における中間ゲート誘電体層によってチャネル収容領域に容量結合(capacitively coupled)されている。米国特許第6,087,224号（社内整理番号PHB34245）は、再現性の良好な柔軟なデバイス工程において自動位置合わせ式マスキング(self‑aligned masking)技術を使用して、そのようなトレンチ・ゲート半導体デバイスを製造する有利な方法を開示している。具体的には、狭いトレンチ・ゲートを形成することができ、かつ、ソース領域とソース接触ウィンドウをこの狭いトレンチに対して自動位置合わせ方式に定義することができる。米国特許第6,087,224号の内容全体は、本文書に参照文献として組み込まれている。
【０００３】
トレンチ・ゲートの抵抗は、その幅が減少すると増大する。このことは、セルからゲート金属層(gate metallisation)までの経路長が長い大規模セルラー・レイアウトにおいて特に重要になる。米国特許第6,087,224号は、異なるゲート材料によるオプションなど、幅広い実施例を開示している。その詳細な例においては、トレンチ・ゲートはドーピングされた多結晶シリコン（一般的にはポリシリコンと称されている）であるが、米国特許第6,087,224号は、ポリシリコンとのケイ化物を形成する薄い金属層など、ゲートに別の材料を使用する、またはポリシリコンの代わりに全体が金属のゲートを形成することも開示している。
【０００４】
ISPSD'2000論文「トレンチMOSFETのゲート材料としてのタングステンとタングステン・シリサイド（WSix）（Tungsten and Tungsten Silicide (WSix) as Gate Materials for Trench MOSFETs）」（Ambadiら、パワー半導体デバイスとICに関する第12回国際シンポジウムの議事録のp.181〜184、ツールーズ、2000年5月22日〜25日）には、トレンチ・ゲート材料としてのタングステンとタングステン・シリサイド（WSix）を開発するためのさまざまな手法が開示されている。これらの金属／シリサイドゲートは、ゲート抵抗が低く有望ではあるが、工程開発と集積上の重大な課題を提起することが認識されている。このISPSD'2000論文の内容全体は、本文書に参照文献として組み込まれている。
【０００５】
ゲート誘電体層（通常は酸化物）上に金属またはシリサイドを直接堆積することは、仕事関数が減少し、それによりデバイスのしきい値電圧が変化してしまうので問題である。さらに、フッ素などの汚染物質が、堆積されている金属／シリサイドからゲート酸化物の中に侵入することがあり、ゲート酸化物の電気特性が変化することがある。直接堆積されているシリサイドは、ゲート酸化物への接着性が低いという問題もある。これらの問題を回避する試みにおいて、ISPSD'2000論文には、ゲート・トレンチ内に層スタック(layer stack)、例えば、ゲート酸化物の上に非常に薄いポリシリコン層、その上にバリア層（TiまたはTiN）、その上にW層、または、ゲート酸化物の上に薄いポリシリコン層、その上にWSix層、その上にW層を堆積する、および／または、成長させることが提案されている。これらの手法は非常に複雑であり、デバイス製造における他の工程と簡単には統合されない。特に非常に狭いトレンチの場合、例えば、堆積される層スタックによる、および／または、ポリシリコンからタングステンへのシリコン拡散による、トレンチの充填が不完全なことに起因して、ゲート内に空洞が生じることがある。
【０００６】
【特許文献１】
米国特許第6,087,224号
【非特許文献１】
ISPSD'2000論文「トレンチMOSFETのゲート材料としてのタングステンとタングステン・シリサイド（WSix）（Tungsten and Tungsten Silicide (WSix) as Gate Materials for Trench MOSFETs）」（Ambadiら、パワー半導体デバイスとICに関する第12回国際シンポジウムの議事録のp.181〜184、ツールーズ、2000年5月22日〜25日）
【発明の開示】
【課題を解決するための手段】
【０００７】
本発明の目的は、（ゲート抵抗を低減させるための）相当な量のシリサイド部分を含めることに良好に適合し、その一方で、過去のシリサイドゲート方式の上記の欠点を回避および／または軽減する、代替のシリサイドゲート構造を提供することである。
【０００８】
本発明の第一の観点によると、トレンチ・ゲート半導体デバイスであって、
・ 前記トレンチ・ゲートが、前記デバイスの前記チャネル収容領域に隣接する前記ゲート誘電体層に隣接する半導体材料の部分を有し、
・ 前記ゲートが、前記本体表面の前記レベルより上の上面と側壁の間が金属シリサイド材料であるシリサイドの直立部分の形式において、前記トレンチから上向きに突き出し、
・ 少なくとも前記チャネル収容領域に隣接する前記ゲート誘電体層が、少なくとも前記ゲートの前記半導体部分によってと、前記本体表面のレベルより上の上向きの前記シリサイド部分の前記突起とによって、前記金属シリサイド材料から隔てられている、
トレンチ・ゲート半導体デバイスが、提供される。
【０００９】
本体表面のレベルより上の直立しているシリサイド部分の突起により、他の特徴、例えば、チャネル収容領域に隣接するゲート誘電体の品質、ゲート誘電体のこの領域に隣接する下側のゲート部分の半導体ドーピングレベルによって決まるデバイスしきい値電圧、非常に狭いトレンチの場合にもトレンチが良好に満たされること、などに影響することなく、（ゲート抵抗を低減するために）相当な体積のシリサイドを含めることができる。一般的には、本体表面のレベルより上のゲートのシリサイドの直立部分の突起は、トレンチの幅の半分より大きい。この突起は、代表的には、トレンチの幅と同じ、またはそれより大きい、例えば、トレンチの幅の数倍でよい。
【００１０】
本発明によるこのようなデバイス構造は、以下に説明されている様々な有利な自動位置合わせ式工程を使用してのデバイス製造と両立する。
【００１１】
本発明の第二の観点によると、製造工程であって、一連のステップ、すなわち、
(a)半導体本体の表面に、以下のステップ(b)〜(d)により形成されるゲート・トレンチと前記ゲートの部分を自動位置合わせするために使用されるウィンドウを中に有するマスキング・パターンを形成するステップと、
(b)前記ウィンドウ内において前記半導体本体内に前記トレンチをエッチングし、次いで、前記ゲートを前記チャネル収容領域に容量結合するための誘電体層を前記トレンチの前記壁に形成するステップと、
(c)前記ウィンドウにおいて、半導体ゲート材料を、前記マスキング・パターンより上に突き出さずに前記トレンチ内の前記誘電体層上に形成するために、半導体ゲート材料を堆積し、次いでエッチバックする(etch back)ステップと、
(d)前記本体表面の前記レベルより上に上向きに突き出す、上面と側壁を有するシリサイドの直立するゲート部分を形成するために、前記ウィンドウにおいて、前記半導体ゲート材料の上面に十分な厚さの金属シリサイド材料を形成するステップ、
を含む製造工程が提供される。
【００１２】
金属シリサイド材料は、トレンチ内の半導体ゲート材料の上面の上に堆積するか、ウィンドウにおいて半導体ゲート材料の直立部分の上面と側壁に成長させることができる。いずれの場合にも、（少なくともチャネル収容領域に隣接する）ゲート誘電体層は、ゲートの半導体材料（の少なくとも残りの部分）によってと、本体表面のレベルより上の上向きのシリサイド部分の突起とによって、金属シリサイドから保護される。
【００１３】
シリサイドが形成されるウィンドウを狭くするために側壁延長部を使用することができ、これによって直立するシリサイド部分をトレンチの壁から横方向に間隔をあけることができる。米国特許第6,087,224号に開示されている有利な方法との相乗効果が可能である。従って、本発明の別の観点によると、ステップ(a)により形成される前記マスキング・パターンの当該ウィンドウは、幅の広いウィンドウであり、当該幅の広いウィンドウが、当該幅の広いウィンドウの側壁に側壁延長部を形成することによって狭くされる。前記トレンチは、ステップ(b)において前記幅の狭いウィンドウにおいてエッチングすることができ、かつ、前記側壁延長部によって前記トレンチ・ゲートと自動位置合わせされるようにソース領域を形成することができる。シリサイドの形成方法に応じて、ステップ(d)において金属シリサイドを形成する前に、これらの側壁延長部を保持または除去することができる。ゲートのシリサイド直立部分を定義するときに、これらの側壁延長部および／またはさらなる側壁延長部を使用することができる。
【００１４】
本発明のさらなる観点によると、製造工程であって、以下の一連のステップ、すなわち、
(a)半導体本体の表面に、上側層と下側層を有するマスキング・パターンを形成するステップであって、前記トレンチ・ゲートが形成される前記本体の領域においてウィンドウが当該上側層と下側層を貫通して延在する、ステップと、
(b)前記ウィンドウにおいて、前記ゲート用のトレンチを前記本体内にエッチングし、次いで、前記トレンチの前記壁にゲート誘電体層を形成するステップと、
(c)前記ウィンドウ内において前記トレンチの中にシリコン・ゲート材料を形成し、次いで、前記シリコン・ゲート材料が、前記マスキング・パターンの前記下側層の隣接する表面より上に突き出す直立上側部分を有するように、前記マスキング・パターンの前記上側層を除去するステップと、
(d)前記シリコン・ゲート材料の上と前記マスキング・パターンの前記下側層の上にシリサイド形成金属(silicide-forming metal)を堆積し、次いで、少なくとも前記金属を加熱して、前記直立上側部分の前記上面と側壁から前記シリコン・ゲート材料内に金属シリサイドを成長させるステップと、
(e)前記半導体本体から突き出す部分的にシリサイド化されているトレンチ・ゲートが残るように、シリサイド化されていない金属を除去するステップ、
を含む製造工程が提供される。
【００１５】
本発明のこれら両方の観点は、（幅の広いウィンドウにおける側壁延長部として横方向に二部、または上側層および下側層として縦方向に二部である）二部マスキング・パターンを使用する。ウィンドウ内において半導体ゲート材料の直立部分にシリサイド形成金属をアロイングすることによってシリサイド材料が形成される場合には、異なる材料の二部マスキング・パターンが特に有用であることがある。従って、二部マスキング・パターンを使用して、トレンチをエッチングし、本体表面より上のレベルまでこのトレンチを半導体ゲート材料で満たすことができる。その後、二部マスキング・パターンの一方の部分（例：側壁延長部および／または上層）を除去し、これによってシリサイド形成金属を半導体ゲート材料の直立部分の上面と側壁に接触させてそこにアロイングするための間隔を形成することができる。
【００１６】
本発明による有利な特徴は、添付されている請求項に記載されている。本発明による上記およびその他の特徴は、本発明の実施例に示されている。以下に、これらの実施例について、添付されている図面を参照しながら一例として説明する。
【００１７】
すべての図面は線図であり、これらの図面の各部の相対的な寸法と比率は、図面の見やすさと説明の便宜上、大きさが誇張または縮小されて示されている点は、留意すべきである。改良された異なる実施例においては、同一または対応する、または類似する特徴には、基本的に、同一参照記号および／または関連する参照記号が付されている。
【発明を実施するための最良の形態】
【００１８】
図 1 と図 2 のデバイス実施例
図1は、本発明によるトレンチ・ゲート・セルラー・パワーMOSFETデバイスの例を示す。このデバイスは、本体表面10aを有する半導体本体10を有し、ゲート・トレンチ20が、この本体表面10aからソース領域13の間のチャネル収容領域15を経て下層のドレイン領域14の中まで、本体内に延びる。従って、このデバイスのトランジスタ・セル領域においては、第二導電型（すなわちこの例においてはp型）のチャネル収容領域15が、第一導電型（この例においてはn型）のソース領域13とドレイン領域14を隔てている。ドレイン領域14は、すべてのセルに共通である。
【００１９】
ゲート11は、トレンチ20の中に存在し、トレンチ20の壁における中間誘電体層17によって領域15に容量結合されている。デバイスのオン状態においてゲート11に流される電圧信号は、公知の方法において、領域15内に伝導チャネル(conduction channel) 12を発生させ、領域13と14の間のこの伝導チャネル内の電流の流れを制御する役割を果たす。
【００２０】
ソース領域13は、表面10aに隣接して位置し、この表面10aにおいて領域13と15がソース電極33に接触している。トレンチ・ゲート11は、中間絶縁被覆層18によって被覆電極33から絶縁されている。図1は、パワーデバイスの垂直構造を示す。領域14は、ドレイン・ドリフト領域であり、同じ導電型の高濃度にドーピングされている(highly-doped)基板14a上の高抵抗性のエピタキシャル層によって形成されている。この基板14aは、デバイス本体10の下側の主表面10bにおいてドレイン電極34に接触している。
【００２１】
本発明は極めて異なる公知のセル形状に使用できるため、図面にはセルラー・レイアウト形状の平面図は示されていない。従って、例えば、セルは、任意の多角形形状、例えば、正方形形状または密集六角形(close-packed hexagonal)形状、もしくは細長い縞形状を有してよい。いずれの場合にも、ゲート・トレンチ20は、各セルの境界部の周囲に延びる。セル・ピッチ（セルの中心間の間隔）は、図1においてYtとして示されている。図1は、数個のみのセルが示されているが、代表的には、デバイスは、電極33と34の間に数千個のこれらの平行なセルを有する。デバイスの能動セルラー領域は、様々な公知の周辺部終端方式（これも示されていない）によってデバイス本体10の周辺部の周囲に境界が形成される。このような終端方式は、通常、トランジスタ・セルの製造ステップの前に表面10aにおけるデバイスの周辺領域に形成される、厚いフィールド酸化膜(field‑oxide layer)を含む。さらに、能動セルラー領域と周辺部終端構造の間に、（ゲート制御回路などの）様々な公知の回路をデバイスに組み込むことができる。代表的には、これらの回路要素は、トランジスタ・セルに使用されるものと同じマスキングおよび処理ステップの一部を使用して製造することができる。
【００２２】
代表的には、デバイス本体10は、単結晶シリコンであり、ゲート誘電体層17は、熱的に成長させた二酸化ケイ素または堆積された二酸化ケイ素である。ゲート11は、チャネル収容領域15に隣接するゲート誘電体層17に隣接するドーピングされている半導体材料11’の部分11aを有する。この半導体材料11’は、代表的には、（nチャネル・デバイスにおける）例えば、リンまたは砒素ドーピング濃度(doping concentration)を有する高濃度にドーピングされている多結晶シリコン（ポリシリコン）であり、約10Ω/□（ohms per square）のシート抵抗を持つ。
【００２３】
本発明によると、ゲート11は、シリサイドの直立部分11bの形式において、トレンチ20から上向きに突き出している。この直立（すなわち突き出した）部分11bは、本体表面10aのレベルより上の上面と側壁の間が金属シリサイド材料である。ゲート誘電体層17は、少なくともチャネル収容領域15に隣接し、ポリシリコン部分11aによってと、本体表面10aのレベルより上のシリサイド部分11bの突起zによって、金属シリサイド材料から保護されている。ゲート部分11aのポリシリコン（または他の半導体材料）は、空洞を形成することなく、かつゲート誘電体17との良好な接着性で、狭いトレンチ20をも満たすことができる。ポリシリコン部分11aは、シリサイド材料が堆積されるかまたは成長するときに、ゲート誘電体17の汚染に対する干渉域として機能する。従って、直立部分11bとしてシリサイドを含めることは、領域15内にチャネル12が形成される領域において、ゲート11とその誘電体17の電界効果制御特性に悪影響を及ぼさない。
【００２４】
代表的には、突き出したシリサイド部分11bの突起zは、少なくともトレンチ20の幅wと同じ大きさか、またはそれ以上でよい。突起zは、厚さ（および従ってウィンドウの深さ）が例えば、約0.4 μm（ミクロン）〜1.5 μmの範囲内のマスク内のウィンドウによって定義することができる。このマスク層のウィンドウにおいてエッチングされるゲート・トレンチ20の幅wは、例えば、約0.7 μm〜約0.2 μmの範囲内でよく、0.1 μmでもよい。従って、結果としての比z/wは、例えば、約1〜5の範囲内か、またはそれ以上をとることができる。
【００２５】
このような突起zによって、大量のシリサイド材料を含めることができ、これによってゲート抵抗が大幅に低減する。代表的には、シリサイド材料の抵抗は、ドーピングされているポリシリコン（一般には800 Ω.cm（オーム.センチメートル））より小さいオーダーである。従って、例えば、直立部分11bは、14〜20 Ω.cmの範囲の抵抗を有するチタンシ・リサイド、または30〜70 Ω.cmの範囲の抵抗を有するタングステン・シリサイドでよい。
【００２６】
シリサイド部分11bは、全体が本体表面10aのレベルより上に位置し、なぜなら、その上向きの突起zによって大量のシリサイド材料を含めることができ、これによって必要に応じてゲート抵抗を低減できるためである。しかしながら、図2に示されているように、シリサイド部分11bは、本体表面10aのレベルよりわずかに下に、従ってトレンチ20の中に延在してもよい。トレンチ20内へのこの延長は小さく、すなわちソース領域13の深さより小さい。
【００２７】
シリサイド部分11bは、堆積されるか、または直立部分11bの上面と側壁から多結晶シリコン11'にアロイングされているシリサイド形成金属を有することができる。図2は、一例として、底部が波形状である部分11bを示し、この波形状は、上面と側壁に金属をアロイングすることによって形成されることを示す。
【００２８】
図1のデバイスは、本発明によると、シリサイド部分11bが堆積またはアロイングのいずれによって形成されるかに関わらず、次の一連のステップを含む方法によって製造される。
【００２９】
(a)（デバイス本体10を形成する）半導体ウェハ本体100の表面10aに、以降のステップ(b)〜(d)により形成されるトレンチ20とゲート11の部分11aおよび11bを自動位置合わせするために使用されるウィンドウ51aまたは510aを中に有するマスキング・パターン51、52または510、520を形成するステップと、
(b)ウィンドウ51aまたは510a内において本体100内にトレンチ20をエッチングし、ゲート誘電体層17をトレンチ20の壁に形成するステップと、
(c)ウィンドウ51aまたは510aにおいて、半導体ゲート部分を、マスキング・パターン51、52または510、520より上に突き出さずにトレンチ20内の誘電体層17上に形成するために、半導体ゲート材料11'を堆積し、次いでエッチバックするステップと、
(d)本体表面10aのレベルより上に上向きに突き出す、上面と側壁を有するシリサイドの直立部分を形成するために、ウィンドウ51aまたは510aにおいて、トレンチ20内の半導体ゲート材料11aの上面に十分な厚さの金属シリサイド材料を形成するステップ、
ステップ(d)の間とそれ以降、少なくともチャネル収容領域15に隣接するゲート誘電体層17は、半導体部分11aによってと、本体表面10aのレベルより上のシリサイド部分11bの突起によって、金属シリサイド材料から保護される。
【００３０】
固有の工程実施例について、以下に説明する。
【００３１】
図 3 〜 5 の工程実施例
この実施例は、米国特許第6,087,224号の有利な自動位置合わせ式工程の、本発明による改良の一例であり、側壁延長部（一般に「スペーサー」と称される）を使用する。
【００３２】
この実施例においては、ステップ(a)により形成されるウィンドウは、幅の広いウィンドウ51aであり、このウィンドウは、（例えば、窒化ケイ素の）マスク51内の幅の広いウィンドウ51aの側壁に（例えば、二酸化ケイ素の）スペーサー52を形成することによって幅の狭いウィンドウ52aに狭くされる。このデバイスのセル・ピッチとレイアウト形状は、フォトリソグラフィーとエッチング技術によって公知の手法において定義されるマスク51のレイアウトパターンによって決まる。スペーサー52は、米国特許第6,087,224号の場合のように、幅の広いウィンドウ51aの側壁と自動位置合わせされる。ゲート・トレンチ20は、ステップ(b)において幅の狭いウィンドウ52aにおいてエッチングされる。
【００３３】
代表的には、窒化物のマスク51は、非常に薄い（厚さ約40 nm）酸化物50上の厚さ約0.5 μm（ミクロン）でよい。約1 μm以下のセルラーピッチYtを有するデバイスにおいては、トレンチ20の幅wは約0.2 μm（ミクロン）でよい。この場合、ウィンドウ51aは、幅0.5 μm、深さ0.5 μmでよい。酸化物のスペーサー52は、ウィンドウ52aが0.2 μm幅となるように、それぞれ幅0.1 μm〜0.2 μmである。
【００３４】
図3は、トレンチ20をエッチングし、ゲート誘電体17を形成した結果の構造を示す。ゲート誘電体層17は、堆積または酸化のいずれかによって形成することができる。チャネル収容領域15とソース領域13は図3に示されておらず、なぜなら、米国特許第6,087,224号に開示されているように、これらの領域13と15のドーピングの方法と時期に関して様々なオプションを採用できるためである。従って、例えば、領域13および／または領域15のドーピングは、トレンチ・ゲート11を形成する前または後のいずれに行ってもよく、かつ、より高濃度にドーピングされている浅いかまたは深い接触領域35を、チャネル収容領域15の中に（この場合にも自動位置合わせ式に）形成することができる。すべての場合において、ソース領域13は、米国特許第6,087,224号に従って、スペーサー52によってトレンチ・ゲートと自動位置合わせされる。
【００３５】
スペーサー52は、ソース領域13が定義される方法に応じて、絶縁されているトレンチ20にポリシリコンのゲート材料11'を満たした後、または満たす前に除去することができる。ポリシリコンのゲート部分11aは、材料11'を図4に示されているレベルまで、すなわちほぼ表面10aのレベルまでエッチバックすることによって定義される。半導体ゲート部分11aの必要な導電性ドーピングは、材料11'を堆積している間、またはその後にシリサイドを形成する前に行うことができる。
【００３６】
酸化物のスペーサー52は、トレンチ20とゲート部分11aを形成するために使用されるエッチング工程によってわずかに薄くなる（すなわちウィンドウ52aが広くなる）ことがあるため、これらのスペーサー52はシリサイド部分11bを形成する前に置き換えられることが望ましい。酸化物のスペーサー52をエッチングによって除去することによって、窒化物のマスク51に幅の広いウィンドウ51aが再び開く。次いで、例えば、二酸化ケイ素のさらなるスペーサー52xをこの幅の広いウィンドウ51aの側壁に形成することにより、ゲート部分11bの少なくとも横方向の範囲を定義するさらなるウィンドウ52yを形成することができる。
【００３７】
次いで、金属シリサイド材料11b'が堆積され、ウィンドウ52y内にトレンチ・ゲート11のシリサイドの直立部分11bが残るように、図5に示されているレベルまでエッチバックされる。このさらなるウィンドウ52yは、シリサイド部分11bがトレンチ20の絶縁されている壁と間隔があくように、トレンチ20の幅wよりも狭いことが望ましい。堆積されるシリサイド材料は、例えば、タングステン、タンタル、ジルコニウム、チタン、またはコバルトのシリサイドでよい。
【００３８】
次いで、絶縁被覆層18が形成される。これは、さらなるスペーサー52xを除去してマスキング・パターン51と直立シリサイド部分11bの間に新しいウィンドウを形成し、次いで、シリサイド直立部分11bの上と新しいウィンドウの中に絶縁材料（例：二酸化ケイ素18）を堆積することによって行うことができる。これに代えて、酸化物のスペーサー52yを絶縁被覆層18の側面部分として維持することができる。この場合、絶縁被覆層18を完成させるために、ウィンドウ52yの中のシリサイド部分11bの上面の上にさらなる絶縁材料が堆積される（または別の方法で形成される）。
【００３９】
次いで、チャネル収容領域15の高濃度にドーピングされている接触領域35を形成してこの領域35とソース領域13を接触させるためのソース電極33を堆積する前に、窒化物のマスキング・パターン51が除去される。代表的には、この電極は、シリサイド接触層33aの上のアルミニウムの厚い層を有する。そのレイアウトは、トレンチ・ゲート11に接続されているゲート・ボンド・パッドとソース電極33とを形成する個別の金属層領域に、（公知のフォトリソグラフィーとエッチング技術によって）定義される。ゲート・ボンド・パッド金属層とその接続は、図1の図面の平面の外側である。
【００４０】
次いで、ドレイン電極を形成するために裏面10bが金属化され、その後、ウェハ本体100が個々のデバイス本体10に分割される。
【００４１】
図 3 、 6 、および 7 の工程実施例
この実施例は、本発明による1つの異なる例であり、米国特許第6,087,224号の有利な自動位置合わせ式工程とスペーサー52を使用して狭いトレンチ20を形成する。この実施例は、図3〜5の場合のように、選択的にエッチング可能な異なる材料（窒化物と酸化物）の同じ二部マスク51、52を使用することができる。しかしながら、酸化物のスペーサー52が追加の薄い窒化物層52zの上に形成されることが望ましい。
【００４２】
二部マスク51、52は、前の実施例の図3の場合のように、トレンチ20をエッチングするときに使用される。また、絶縁されているトレンチ20にポリシリコンのゲート材料を満たすときにも使用される。従って、ゲート11のポリシリコン材料11'は、この二部マスク51、52の中の幅の狭いウィンドウ52aにおいて、絶縁されているトレンチ20の中と、この二部マスク51、52の上とに堆積される。図6は、この実施例においては、部分11aと一体の直立ポリシリコン部分11zが残るように、ポリシリコン11'のエッチバックが（図4と比較して）より高いレベルにおいて停止することを示す。この部分11zは、表面10aのレベルより上に突き出し、すなわちスペーサー52が境界となる。図6には低く示されているが、部分11zはマスク51および52の上面と同じ高さに突き出してよい。
【００４３】
二部マスク51、52は、この実施例においては、図7に示されているようにさらなる用途を持つ。図3〜5の前の実施例と同じように、ステップ(d)において金属シリサイド材料が形成される前に、酸化物のスペーサー52が除去される。しかしながら、図3、6、および7のこの実施例においては、シリサイド部分11bは堆積されない。代わりに、シリサイド形成金属110が堆積され、直立ポリシリコン部分11zにアロイングされる。この金属110は、例えば、タングステン、タンタル、ジルコニウム、チタン、またはコバルトでよい。
【００４４】
従って、図7に示されているように、酸化物のスペーサー52を除去することにより、シリサイド形成金属110が直立部分11zの上面と側壁に接触するための空間が形成される。必要な場合、スペーサー52を除去した後に直立ポリシリコン部分11zの短いディップ式にエッチング(short dip etch)によって、この空間を大きくすることができる。次いで、ポリシリコン直立部分11zに、その上面と側壁から金属110が堆積およびアロイングされる。このアロイングは、RTA（高輝度の光パルスを使用する高速熱アニーリング）を使用してデバイス構造の上の金属層110を加熱することによって迅速かつ効果的に行うことができる。RTAを使用することによって、直立部分11zの下に金属がアロイングされる程度を正確に制御することができ、その一方で、金属層110の下のデバイス構造（特に、領域13、14、および15）の著しい加熱も回避される。アロイングの間、薄い窒化物層21zはソース領域を保護する。マスク51の厚さが例えば、少なくとも0.5 μmの場合に、表面10aのレベルより上のアロイングされたシリサイド部分11bの突起zは、狭いトレンチ幅wよりも容易に大きくすることができる。
【００４５】
その後、部分的にシリサイド化されている突き出しているゲート11bと11aとが残るように、シリサイド化されていない金属110がエッチングによって除去される。次いで、前の実施例の場合のようにデバイス構造がさらに処理される。
【００４６】
図 8 〜 10 の工程実施例
この実施例は、半導体本体100から突き出している部分的にシリサイド化されているトレンチ・ゲート11bと11aを形成することにおいて、その結果が図3、6、および7の場合に類似している。この実施例は、選択的にエッチング可能な異なる材料（窒化物と酸化物）の二部マスク510、520を使用する。しかしながら、米国特許第6,087,224号の自動位置合わせ式スペーサー工程を使用しない。従って、この実施例においては、トレンチ20がエッチングされるウィンドウ510aが、二部マスクの部分510、520の両方に存在する。
【００４７】
図8は、シリコン本体表面10aの上に薄い酸化物層50、その上に（例えば、窒化ケイ素の）下側層510、その上に（例えば、二酸化ケイ素の）上側層520という縦の配置を示す。図6における酸化物50の上の窒化物52の上の酸化物52と比較することができる。上側層520の厚さは、シリサイド部分11bの高さを決める。十分な体積のシリサイド材料を形成するために、上側層520は、下側層510よりも例えば、少なくとも5倍の厚さに形成される。結果として、表面10aのレベルより上のシリサイド部分11bの突起zは、トレンチ幅wよりも容易に大きくすることができる。
【００４８】
この実施例のステップ(a)においては、本体100にトレンチ・ゲート11を形成するための、層520と510の両方を貫通するウィンドウ510aを形成するために、フォトリソグラフィーとエッチング技術が採用される。このウィンドウ510aは、最初に、例えば、本体100aにソース領域ドーパントを供給するために使用することができる。このドーパントを、トレンチ20がエッチングされる領域を超えて横方向に拡散させることができ、これによってソース領域13がゲート・トレンチに対して自動位置合わせ式に定義される。しかしながら、ソース領域13は、製造における前または後の段階において別の公知の方法によって形成することができる。
【００４９】
このウィンドウ510aにおいて、ゲート・トレンチ20が本体100内にエッチングされる。堆積または酸化によって、ゲート誘電体層17がトレンチ20の壁に形成される。この結果の構造が図8に示されている。
【００５０】
次いで、図9に示されているように、ポリシリコンのゲート材料11'が堆積され、トレンチ20の中とウィンドウ510aの中に残るようにエッチバックされる。この場合、エッチバックは平面化工程(planarising process)であり、すなわち直立するポリシリコンの上側部分11zがマスクの上側層520の上面と同じ高さになったときに停止する。次いで、酸化物の上側層520が、エッチングによって窒化物の下側層510から除去される。これによって、隣接する窒化物層510の表面より上に突き出す、直立するポリシリコンの上側部分11zの側壁が露出する。その後、シリサイド形成金属110が、シリコン・ゲート材料と窒化物層510の上に堆積される。
【００５１】
次いで、図10に示されているように、直立する上側部分11zの上面と側壁からシリコン・ゲート材料内に金属シリサイドを成長させるために、少なくとも金属110が（望ましくはRTAによって）加熱される。シリサイド形成金属110は、例えば、タングステン、タンタル、ジルコニウム、チタン、またはコバルトでよい。窒化物のマスク層510は、金属110によるアロイングに対して下層のデバイス構造を保護する。この方法においてポリシリコン部分11zをシリサイドゲート部分11bに変換した後、残りのシリサイド化されていない金属110がデバイス構造から除去される。次いで、デバイス構造は前の実施例の場合のようにさらに処理される。
【００５２】
他の改良を有するさらなる実施例
本発明によるデバイスおよび製造方法には多数の他の改良とバリエーションが可能であることが明らかである。
【００５３】
ここまで説明されている実施例においては、絶縁被覆層18は、トレンチ・ゲート11のシリサイド直立部分11bの上面と側壁の上に堆積される。しかしながら、図2の破線の輪郭によって示されているように、被覆層18は、シリサイド直立部分11bの上面と側壁に隣接するシリサイド材料の絶縁酸化表面部分18bを有してもよい。
【００５４】
直立ゲート部分11bを形成するのに適しているいくつかの金属シリサイドは、絶縁体部分18bを形成するための酸化にも適していて、例えば、高融点金属であるチタン、ジルコニウム、ニオビウム、タングステンのシリサイドである。もう1つの部分18aは、例えば、堆積されている二酸化ケイ素でよい。場合によっては、被覆層18全体が、直立ゲート部分11bの金属シリサイド材料の絶縁酸化部分18bでよい。窒化物層510は、シリサイド部分11bから絶縁酸化物18bを成長させる間、下層のシリコン本体表面10aを酸化からマスキングするために使用することができる。
【００５５】
図3〜7の工程実施例においては、絶縁被覆層18は、シリサイド直立部分11bの側壁における絶縁スペーサー52、52xによってと、ウィンドウ52、52y内においてシリサイド直立部分11bの上面に成長させた酸化シリサイド層18b'とによって形成してもよい。窒化物層51（および52z（存在時））は、この絶縁酸化物18b'を成長させている間、下層の本体表面10aを酸化からマスキングするために使用することができる。
【００５６】
図3〜7の実施例においては、ソース領域13は、スペーサー52を除去することによって形成されるウィンドウにおけるドーパントイオンの注入および／または拡散によって、最も都合よく形成される。しかしながら、別の方法においては、スペーサー52を使用して、ソース領域13をトレンチ・ゲート11に対して自動位置合わせしてもよい。従って、ソース領域13を、スペーサー52自体における砒素またはリンのドーピングから本体100に拡散させてもよい。別の代替方法においては、ソース領域13は、マスク51の前に表面10aに形成されるn型層13'をエッチングすることによって形成してもよい。この層13'は、突き出しているゲート11の上に絶縁被覆層18を形成した後に、下層の領域15までエッチングすることができる。これらの場合およびその他の場合（例えば、図8〜10）においては、電極33と接触するためのソース領域13の露出領域を大きくするために、次いでその後に絶縁被覆層18をわずかにエッチバックすることができる。
【００５７】
図10の実施例においては、金属層110を堆積する前にポリシリコン部分11zを等方性腐食液の中でディップ式にエッチングして(dip-etch)、これによってシリサイド部分11bをトレンチの壁と横方向に間隔をあけることができる。また、二層マスク510、520にスペーサー52xを追加することによって、シリサイド部分11bが形成されるトレンチ・エッチング・ウィンドウ510aの領域を狭くし、これによってシリサイド部分11bをトレンチの壁と横方向に間隔をあけることも可能である。
【００５８】
ここまでに説明されているデバイスは、より高濃度にドーピングされている領域14aがドレイン・ドリフト領域14と同じ導電型（この例においてはn型）であるMOSFETである。しかしながら、より高濃度にドーピングされている領域14aは、IGBTを形成するために反対の導電型（この例においてはp型）でよい。IGBTの場合には、電極34は陽極電極と称される。
【００５９】
より高濃度にドーピングされている基板14a上のエピタキシャル層によってドレイン・ドリフト領域14を形成する代わりに、デバイスによっては、ドリフト領域14を形成する高抵抗基板の裏面10bにドーパントを拡散させることによって、より高濃度にドーピングされている領域14aを形成してもよい。
【００６０】
図1には、垂直方向に分離しているデバイス、すなわち本体10の裏面10bにおいて基板または他の領域14aと接触する第二主電極34を有するデバイスが図解されている。しかしながら、本発明による集積化されたデバイスも可能である。この場合には、領域14aは、デバイス基板と低濃度にドーピングされているエピタキシャル・ドレイン領域14の間の、ドーピングされている埋め込み層(doped buried layer)でよい。この埋め込み層領域14aは、前側の主面10aから埋め込み層の深さまで延びるドーピングされている周辺部接触領域を介して、この面10aにおいて電極34に接触させることができる。
【００６１】
上に説明されている特定の例は、nチャネル・デバイスであり、領域13と14がn型の導電性であり、領域15がp型であり、かつ領域15の中にゲート11によって電子反転チャネル(electron inversion channel) 12が引き起こされる。この場合、半導体ゲート部分11aはn型である。反対の導電型のドーパントを使用することによって、本発明による方法によってpチャネル・デバイスを製造することができる。この場合、領域13と14はp型の導電性であり、領域15はn型、ゲート部分11aはp型、かつ領域15の中にゲート11によってホール反転チャネル(hole inversion channel) 12が引き起こされる。
【００６２】
本発明によるデバイスには、炭化ケイ素など、シリコン以外の半導体材料を使用してもよい。
【００６３】
本発明の開示を読めば、当業者には他のバリエーションと改良が明らかであろう。このようなバリエーションと改良は、この技術分野においてすでに公知であり、かつ本文書にすでに説明されている特徴の代わりまたは追加して使用することのできる、同等かつ別の特徴を含むことがある。
【００６４】
本出願において、請求項は、特定の特徴の組合せに対し策定されているが、明示的であれ暗黙的であれ本文書内に開示されている如何なる新規の特徴または如何なる新規の特徴の組み合わせ、またはこれらの如何なる概念も、これらが、いずれかの請求項に現在請求されているものと同じ発明に関連するか否か、また本発明が解決するものと同じ技術的な問題のいずれかまたはすべてを解決するか否かに拘わらず、本発明の開示の範囲に含まれることは、理解されるべきである。
【００６５】
本出願人は、本出願または本出願から派生するさらなる出願の審査の間に、そのような特徴および／またはそのような特徴の組合せについて新規の請求項が策定される可能性があることをここに告知する。
【図面の簡単な説明】
【００６６】
【図１】本発明による、シリサイドゲート部分を有するセルラートレンチ・ゲート半導体デバイスの一例の、中央の能動部分の横断面図である。
【図２】図1のデバイスにおけるゲート・トレンチ領域の拡大横断面図である。
【図３】本発明による方法の一例（シリサイドが堆積される方法）によって、デバイス（例えば、図1のデバイス）のゲート・トレンチ領域を製造するときの連続する段階における、ゲート・トレンチ領域の横断面図である。
【図４】本発明による方法の一例（シリサイドが堆積される方法）によって、デバイス（例えば、図1のデバイス）のゲート・トレンチ領域を製造するときの連続する段階における、ゲート・トレンチ領域の横断面図である。
【図５】本発明による方法の一例（シリサイドが堆積される方法）によって、デバイス（例えば、図1のデバイス）のゲート・トレンチ領域を製造するときの連続する段階における、ゲート・トレンチ領域の横断面図である。
【図６】同様に本発明による改良された方法（アロイングによってシリサイドが形成される方法）における、図4の改良の横断面図である。
【図７】同様に本発明による改良された方法（アロイングによってシリサイドが形成される方法）における、図5の改良の横断面図である。
【図８】本発明による方法の異なる例（シリサイドがアロイングによって形成される方法）によって、デバイス（例えば、図1のデバイス）のゲート・トレンチ領域を製造するときの連続する段階における、ゲート・トレンチ領域の横断面図である。
【図９】本発明による方法の異なる例（シリサイドがアロイングによって形成される方法）によって、デバイス（例えば、図1のデバイス）のゲート・トレンチ領域を製造するときの連続する段階における、ゲート・トレンチ領域の横断面図である。
【図１０】本発明による方法の異なる例（シリサイドがアロイングによって形成される方法）によって、デバイス（例えば、図1のデバイス）のゲート・トレンチ領域を製造するときの連続する段階における、ゲート・トレンチ領域の横断面図である。
【符号の説明】
【００６７】
10 半導体本体
10a 本体表面
10b 本体裏面
11 ゲート
11’ 半導体材料
11a ポリシリコン部分
11b シリサイドの直立部分
12 伝導チャネル
13 ソース領域
14 ドレイン領域
14a 高濃度にドーピングされている領域
15 チャネル収容領域
17 中間誘電体層
18 絶縁被覆層
18b 絶縁酸化表面部分
20 ゲート・トレンチ
21z 窒化物層
33 ソース電極
33a シリサイド接触層
34 ドレイン電極
35 接触領域
100 半導体ウェハ本体
110 シリサイド形成金属
50 酸化物層
51a、52a、52y、510a ウィンドウ
51、52、510、520 マスキング・パターン
52、52x スペーサー
52z 窒化物層
z 突起
w トレンチ幅

Claims (16)

  1. 本体表面から、ソース領域と下層のドレイン領域の間のチャネル収容領域を経て半導体本体に達するゲート・トレンチを有するトレンチ・ゲート半導体デバイスであって、
    ・ 前記ゲートが、前記トレンチの中に存在し、かつ、前記トレンチの壁における中間ゲート誘電体層によって前記チャネル収容領域に容量結合されていて、
    ・ 前記ゲートが、前記チャネル収容領域に隣接する前記ゲート誘電体層に隣接する半導体材料の部分を有し、
    ・ 前記ゲートが、前記本体表面の前記レベルより上の上面と側壁の間が金属シリサイド材料であるシリサイドの直立部分の形式において、前記トレンチから上向きに突き出し、
    ・ 少なくとも前記チャネル収容領域に隣接する前記ゲート誘電体層が、少なくとも前記ゲートの前記半導体部分によってと、前記本体表面の前記レベルより上の上向きの前記シリサイド部分の前記突起によって、前記金属シリサイド材料から隔てられている、
    トレンチ・ゲート半導体デバイス。
  2. 前記本体表面の前記レベルより上の前記ゲートの前記シリサイドの直立部分の前記突起が、前記トレンチの幅の半分より大きい、請求項1に記載のデバイス。
  3. 前記ゲートの前記半導体材料が、多結晶シリコンであり、かつ、前記シリサイドの直立部分が、この直立部分の前記上面と側壁から前記多結晶シリコンにアロイングされているシリサイド形成金属を有する、請求項1または請求項2に記載のデバイス。
  4. 前記シリサイド形成金属が、タングステン、タンタル、ジルコニウム、チタン、およびコバルトのグループから選択される、請求項3に記載のデバイス。
  5. 絶縁被覆層が、前記トレンチ・ゲートの前記直立部分の前記上面と側壁の上に延在し、かつ、ソース電極が、前記絶縁被覆層の上と、前記トレンチ・ゲートの横の前記半導体本体の表面領域の上に延在する、請求項1〜4のいずれかに記載のデバイス。
  6. 前記絶縁被覆層が、少なくとも前記ゲートの前記シリサイドの直立部分の前記上面に隣接する、前記金属シリサイド材料の絶縁酸化表面部分を有する、請求項5に記載のデバイス。
  7. 前記トレンチ・ゲートに隣接するチャネル収容領域によって隔てられているソースとドレイン領域を有するトレンチ・ゲート半導体デバイスを製造する方法であって、前記方法が、一連のステップ、すなわち、
    (a)半導体本体の表面に、以下のステップ(b)〜(d)により形成されるゲート・トレンチと前記ゲートの部分を自動位置合わせするために使用されるウィンドウを中に有するマスキング・パターンを形成するステップと、
    (b)前記ウィンドウ内において前記半導体本体内に前記トレンチをエッチングし、次いで、前記ゲートを前記チャネル収容領域に容量結合するための誘電体層を前記トレンチの前記壁に形成するステップと、
    (c)前記ウィンドウにおいて、半導体ゲート部分を、前記マスキング・パターンより上に突き出さずに前記トレンチ内の前記誘電体層上に形成するために、半導体ゲート材料を堆積し、次いでエッチバックするステップと、
    (d)次いで、前記本体表面の前記レベルより上に上向きに突き出す、上面と側壁を有するシリサイドの直立部分を形成するために、前記ウィンドウにおいて、前記半導体ゲート部分の前記上面に十分な厚さの金属シリサイド材料を形成するステップであって、少なくとも前記チャネル収容領域に隣接する前記ゲート誘電体が、少なくとも前記ゲートの前記半導体部分によってと、前記本体表面の前記レベルより上のシリサイド部分の前記突起とによって、前記金属シリサイド材料から保護される、ステップ、
    を含む、方法。
  8. ステップ(a)により形成される前記マスキング・パターンの当該ウィンドウが、幅の広いウィンドウであり、当該幅の広いウィンドウが、当該幅の広いウィンドウの側壁に側壁延長部を形成することによって狭くされ、前記トレンチが、ステップ(b)において前記幅の狭いウィンドウにおいてエッチングされ、かつ、前記ソース領域が、これらの側壁延長部によって前記トレンチ・ゲートと自動位置合わせされるように形成される、請求項7に記載の方法。
  9. 前記ステップ(c)の後に、次のステップ、すなわち、
    ・ 前記トレンチの前記幅(w)よりも狭いさらなるウィンドウを形成するために、ステップ(a)の前記ウィンドウの側壁に側壁延長部が形成されるステップと、
    ・ 前記トレンチの前記壁から間隔をあけられている前記トレンチ・ゲートの前記シリサイド直立部分を形成するために、ステップ(d)における当該さらなるウィンドウ内に前記金属シリサイド材料が堆積されるステップと、
    ・ 前記トレンチ・ゲートの前記シリサイド直立部分の上に絶縁被覆層が形成されるステップと、
    ・ 次いで、前記ソース領域に接触し、かつ前記トレンチ・ゲートの上の前記絶縁被覆層の上に延在するソース電極を形成する前に、前記マスキング・パターンが除去されるステップと、
    が実行される、請求項7または請求項8に記載の方法。
  10. ステップ(c)において前記トレンチ内に形成される前記半導体ゲート材料が、前記本体表面の前記レベルより上に突き出している多結晶シリコンを有し、前記突き出している多結晶シリコンが、露出され、かつ、次いでシリサイド形成金属が、前記突き出している多結晶シリコンの上に堆積され、前記突き出している多結晶シリコンの前記側壁と上面にアロイングされて、前記トレンチ内の残りのシリコン半導体ゲート材料の上面の上に前記シリサイド直立部分が形成される、請求項7または請求項8に記載の方法。
  11. 前記トレンチ・ゲートに隣接するチャネル収容領域によって隔てられているソースとドレイン領域を有するトレンチ・ゲート半導体デバイスを製造する方法であって、前記方法が、一連のステップ、すなわち、
    (a)半導体本体の表面に、上側層と下側層を有するマスキング・パターンを形成するステップであって、前記トレンチ・ゲートが形成される前記本体の領域においてウィンドウが当該上側層と下側層を貫通して延在する、ステップと、
    (b)前記ウィンドウにおいて前記ゲート用のトレンチを前記本体内にエッチングし、次いで、前記半導体本体内の前記トレンチの前記壁にゲート誘電体層を形成するステップと、
    (c)前記ウィンドウ内において前記トレンチの中にシリコン・ゲート材料を形成し、次いで、前記シリコン・ゲート材料が、前記マスキング・パターンの前記下側層の隣接する表面より上に突き出す直立上側部分を有するように、前記マスキング・パターンの前記上側層を除去するステップと、
    (d)前記シリコン・ゲート材料の上と前記マスキング・パターンの前記下側層の上にシリサイド形成金属を堆積し、次いで、少なくとも前記金属を加熱して、前記直立上側部分の前記上面と側壁から前記シリコン・ゲート材料内に金属シリサイドを成長させるステップと、
    (e)前記半導体本体から突き出す部分的にシリサイド化されているトレンチ・ゲートが残るように、シリサイド化されていない金属を除去するステップ、
    を含む、方法。
  12. 前記マスキング・パターンの前記上側層が、前記下側層の例えば、少なくとも5倍の厚さである、請求項11に記載の方法。
  13. 前記マスキング・パターンの前記上側層が、二酸化ケイ素を有し、かつ、前記下側層が、前記半導体本体表面の上の二酸化ケイ素のより薄い層の上の窒化ケイ素を有する、請求項11または請求項12に記載の方法。
  14. 前記堆積されるシリサイド形成金属が、前記シリコン・ゲート材料とのシリサイドを形成するためにRTA（高速熱アニーリング）によって加熱される、請求項10〜13のいずれかに記載の方法。
  15. 前記金属シリサイド直立部分の前記表面が、前記シリサイドに隣接する絶縁酸化物を成長させるために、その後に酸化され、当該絶縁酸化物が、前記トレンチ・ゲートの前記突き出している部分の前記上面の上に形成される絶縁被覆層の少なくとも一部を形成し、次いで、ソース電極が、前記絶縁被覆層の上と、前記マスキング・パターンの前記下側層を除去した後に前記トレンチ・ゲートの横に露出される前記半導体本体の表面領域の上とに、堆積される、請求項7〜14のいずれかに記載の方法。
  16. 前記マスキング・パターンが、前記シリサイドに隣接する前記絶縁酸化物を成長させている間、前記下層の本体表面を酸化からマスキングするために使用されるシリコン窒化物層を含む、請求項15に記載の方法。
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