CN103165669A - 沟槽功率mos器件及其制造方法 - Google Patents

沟槽功率mos器件及其制造方法 Download PDF

Info

Publication number
CN103165669A
CN103165669A CN2011104077348A CN201110407734A CN103165669A CN 103165669 A CN103165669 A CN 103165669A CN 2011104077348 A CN2011104077348 A CN 2011104077348A CN 201110407734 A CN201110407734 A CN 201110407734A CN 103165669 A CN103165669 A CN 103165669A
Authority
CN
China
Prior art keywords
groove
trap
tungsten silicide
source electrode
doped region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011104077348A
Other languages
English (en)
Inventor
吴晶
左燕丽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Hua Hong NEC Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Hua Hong NEC Electronics Co Ltd filed Critical Shanghai Hua Hong NEC Electronics Co Ltd
Priority to CN2011104077348A priority Critical patent/CN103165669A/zh
Publication of CN103165669A publication Critical patent/CN103165669A/zh
Pending legal-status Critical Current

Links

Images

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种沟槽功率MOS器件，其结构是，硅片外延层上形成有阱，阱内形成有源极重掺杂区，阱的掺杂类型同外延层及源极重掺杂区的掺杂类型相反，所述阱内形成有多个沟槽，沟槽壁上形成有绝缘栅氧化层，绝缘栅氧化层内底部填充多晶硅，顶部填充硅化钨到硅片上表面，硅化钨同与金属连线相连作为沟槽功率MOS器件栅极，沟槽内硅化钨的深度小于源极重掺杂区的深度。本发明还公开了一种沟槽功率MOS器件的制造方法。本发明的沟槽功率MOS器件栅极电阻低，工作频率高。

Description

沟槽功率MOS器件及其制造方法
技术领域
本申请涉及半导体技术，特别涉及一种沟槽功率MOS器件及其制造方法。
背景技术
典型的沟槽功率MOS器件的结构如图1所示，硅片外延层1上形成有阱2，阱2内形成有源极重掺杂区3，阱2的掺杂类型同外延层1及源极重掺杂区3的掺杂类型相反，如阱2的掺杂类型为N型，外延层1及源极重掺杂区3的掺杂类型为P型，或者阱2的掺杂类型为P型，外延层1及源极重掺杂区3的掺杂类型为N型，所述阱2(及外延层1)内形成有多个沟槽，沟槽外层形成有绝缘栅氧化层4，绝缘栅氧化层4内填充多晶硅5到硅片上表面，多晶硅5同与金属连线相连作为沟道功率MOS器件栅极。
一种典型的沟道功率MOS器件的制造方法，包括以下步骤：
一.在硅片外延层1形成硬掩膜；
二.在硅片外延层1上进行深沟槽刻蚀，形成多个深沟槽；
三.淀积栅氧化层4；
四.淀积多晶硅5，使深沟槽内多晶硅5高出硅片上表面；
五.刻蚀多晶硅，使深沟槽内多晶硅5与硅片上表面齐平；
六.在硅片外延层1上进行杂质注入形成阱2，阱2的掺杂类型与硅片外延层1相反；
七.利用光刻加离子注入形成源极重掺杂区3，源极重掺杂区3的掺杂类型与阱2相反；
八.淀积层间介质；
九.通孔光刻刻蚀，栅极通孔到达多晶硅5；
十.通孔金属填充，金属连线形成；
十一.钝化层淀积/光刻/刻蚀。
这种沟道功率MOS器件，影响器工作频率有两个关键因素，一是栅极电阻，二是栅氧电容。减小电容或电阻，都能有效的提高器件的工作频率。而对于栅极电阻的调整，目前传统的方法是通过增加栅极多晶硅5的掺杂浓度来降低其阻值，但通过改变栅极多晶硅5掺杂浓度来改变栅极电阻，效果有限，无法大幅度减小栅极电阻。
发明内容
本申请要解决的技术问题是使沟槽功率MOS器件的栅极电阻降低，提高沟槽功率MOS器件的工作频率。
为解决上述技术问题，本申请提供了一种沟槽功率MOS器件，硅片外延层上形成有阱，阱内形成有源极重掺杂区，阱的掺杂类型同外延层及源极重掺杂区的掺杂类型相反，所述阱内形成有多个沟槽，沟槽壁上形成有绝缘栅氧化层，绝缘栅氧化层内底部填充多晶硅，顶部填充硅化钨到硅片上表面，硅化钨同与金属连线相连作为沟槽功率MOS器件栅极，沟槽内硅化钨的深度小于源极重掺杂区的深度。
所述沟槽可以形成在阱及外延层内。
较佳的，阱的掺杂类型为N型，外延层及源极重掺杂区的掺杂类型为P型。
较佳的，阱的掺杂类型为P型，外延层及源极重掺杂区的掺杂类型为N型。
为解决上述技术问题，本申请还提供了一种沟槽功率MOS器件的制造方法，包括以下步骤：
一.在硅片外延层形成硬掩膜；
二.在硅片外延层上进行沟槽刻蚀，形成多个沟槽；
三.淀积栅氧化层；
四.淀积多晶硅；
五.刻蚀多晶硅，使沟槽内多晶硅低于硅片上表面；
六.淀积硅化钨；
七、通过光刻盖住沟槽，并用干法刻蚀硅化钨，将沟槽外硅化钨清除，保留沟槽内硅化钨；
八.在硅片外延层上进行杂质注入形成阱，阱的掺杂类型与硅片外延层相反；
九.利用光刻加离子注入形成源极重掺杂区，源极重掺杂区的掺杂类型与阱相反，源极重掺杂区的深度大于沟槽内硅化钨的深度；
十.淀积层间介质；
十一.通孔光刻刻蚀，栅极通孔到达硅化钨；
十二.通孔金属填充，金属连线形成。
本申请的沟槽功率MOS器件及其制造方法，在沟槽栅极多晶硅刻蚀时，适当增加过刻蚀，使沟槽内多晶硅低于硅片上表面，在沟槽内形成一定的凹槽，随后淀积硅化钨，通过光刻、刻蚀的方法，选择性保留沟槽内栅极多晶硅上面的硅化钨，去除其他部分硅化钨则去除，将硅化钨同与金属连线相连作为沟道功率MOS器件栅极，由于沟槽内多晶硅上面覆盖有硅化钨，通过硅化钨同与金属连线相连作为沟道功率MOS器件栅极，大大降低了沟槽功率MOS器件的栅极电阻，提高了沟槽功率MOS器件的工作频率。
附图说明
为了更清楚地说明本申请的技术方案，下面对本申请所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是典型的沟槽功率MOS器件的结构示意图；
图2是本申请的沟槽功率MOS器件的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。应当理解，此处所描述的优选实施例仅用于说明和解释本申请，并不用于限定本申请。并且在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。基于本申请中的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本申请保护的范围。
实施例一
沟槽功率MOS器件的结构如图1所示，硅片外延层1上形成有阱2，阱2内形成有源极重掺杂区3，阱2的掺杂类型同外延层1及源极重掺杂区3的掺杂类型相反，如阱2的掺杂类型为N型，外延层1及源极重掺杂区3的掺杂类型为P型，或者阱2的掺杂类型为P型，外延层1及源极重掺杂区3的掺杂类型为N型，所述阱2(及外延层1)内形成有多个沟槽，沟槽壁上形成有绝缘栅氧化层4，绝缘栅氧化层4内底部填充多晶硅5，顶部填充硅化钨6到硅片上表面，硅化钨6同与金属连线相连作为沟槽功率MOS器件栅极，沟槽内硅化钨6的深度小于源极重掺杂区3的深度。
实施例二
实施例一的沟道功率MOS器件的制造方法，包括以下步骤：
一.在硅片外延层1形成硬掩膜；
二.在硅片外延层1上进行沟槽刻蚀，形成多个沟槽；
三.淀积栅氧化层4；
四.淀积多晶硅5；
五.刻蚀多晶硅，使沟槽内多晶硅5低于硅片上表面；
六.淀积硅化钨6；
七、通过光刻盖住沟槽，并用干法刻蚀硅化钨6，将沟槽外硅化钨6清除，保留沟槽内硅化钨6；
八.在硅片外延层1上进行杂质注入形成阱2，阱2的掺杂类型与硅片外延层1相反；
九.利用光刻加离子注入形成源极重掺杂区3，源极重掺杂区3的掺杂类型与阱2相反，源极重掺杂区3的深度大于沟槽内硅化钨6的深度；
十.淀积层间介质；
十一.通孔光刻刻蚀，栅极通孔到达硅化钨6；
十二.通孔金属填充，金属连线形成；
十三.钝化层淀积/光刻/刻蚀。
本申请的沟槽功率MOS器件及其制造方法，在沟槽栅极多晶硅刻蚀时，适当增加过刻蚀，使沟槽内多晶硅低于硅片上表面，在沟槽内形成一定的凹槽，随后淀积硅化钨，通过光刻、刻蚀的方法，选择性保留沟槽内栅极多晶硅上面的硅化钨，去除其他部分硅化钨则去除，将硅化钨同与金属连线相连作为沟道功率MOS器件栅极，由于沟槽内多晶硅上面覆盖有硅化钨，通过硅化钨同与金属连线相连作为沟道功率MOS器件栅极，大大降低了沟槽功率MOS器件的栅极电阻，提高了沟槽功率MOS器件的工作频率。
以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。

Claims (5)

1.一种沟槽功率MOS器件，其特征在于，
硅片外延层上形成有阱，阱内形成有源极重掺杂区，阱的掺杂类型同外延层及源极重掺杂区的掺杂类型相反，所述阱内形成有多个沟槽，沟槽壁上形成有绝缘栅氧化层，绝缘栅氧化层内底部填充多晶硅，顶部填充硅化钨到硅片上表面，硅化钨同与金属连线相连作为沟槽功率MOS器件栅极，沟槽内硅化钨的深度小于源极重掺杂区的深度。
2.根据权利要求1所述的沟槽功率MOS器件，其特征在于，
所述沟槽形成在阱及外延层内。
3.根据权利要求1或2所述的沟槽功率MOS器件，其特征在于，阱的掺杂类型为N型，外延层及源极重掺杂区的掺杂类型为P型。
4.根据权利要求1或2所述的沟槽功率MOS器件，其特征在于，阱的掺杂类型为P型，外延层及源极重掺杂区的掺杂类型为N型。
5.一种沟槽功率MOS器件的制造方法，其特征在于，包括以下步骤：
一.在硅片外延层形成硬掩膜；
二.在硅片外延层上进行沟槽刻蚀，形成多个沟槽；
三.淀积栅氧化层；
四.淀积多晶硅；
五.刻蚀多晶硅，使沟槽内多晶硅低于硅片上表面；
六.淀积硅化钨；
七、通过光刻盖住沟槽，并用干法刻蚀硅化钨，将沟槽外硅化钨清除，保留沟槽内硅化钨；
八.在硅片外延层上进行杂质注入形成阱，阱的掺杂类型与硅片外延层相反；
九.利用光刻加离子注入形成源极重掺杂区，源极重掺杂区的掺杂类型与阱相反，源极重掺杂区的深度大于沟槽内硅化钨的深度；
十.淀积层间介质；
十一.通孔光刻刻蚀，栅极通孔到达硅化钨；
十二.通孔金属填充，金属连线形成。
CN2011104077348A 2011-12-09 2011-12-09 沟槽功率mos器件及其制造方法 Pending CN103165669A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2011104077348A CN103165669A (zh) 2011-12-09 2011-12-09 沟槽功率mos器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2011104077348A CN103165669A (zh) 2011-12-09 2011-12-09 沟槽功率mos器件及其制造方法

Publications (1)

Publication Number Publication Date
CN103165669A true CN103165669A (zh) 2013-06-19

Family

ID=48588602

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011104077348A Pending CN103165669A (zh) 2011-12-09 2011-12-09 沟槽功率mos器件及其制造方法

Country Status (1)

Country Link
CN (1) CN103165669A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990433A (zh) * 2015-03-04 2016-10-05 和舰科技(苏州)有限公司 一种低电阻沟槽型金属氧化物半导体场效应晶体管及其自对准工艺
US11088254B2 (en) 2020-01-10 2021-08-10 Nanya Technology Corporation Semiconductor device and method of manufacturing the same

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6211018B1 (en) * 1999-08-14 2001-04-03 Electronics And Telecommunications Research Institute Method for fabricating high density trench gate type power device
US20030020102A1 (en) * 2001-07-24 2003-01-30 Koninklijke Philips Electronics N.V. Trench-gate semiconductor devices, and their manufacture
US6645869B1 (en) * 2002-09-26 2003-11-11 Vanguard International Semiconductor Corporation Etching back process to improve topographic planarization of a polysilicon layer
CN1658400A (zh) * 2004-02-16 2005-08-24 松下电器产业株式会社 半导体装置及其制造方法
CN1691304A (zh) * 2004-04-23 2005-11-02 上海华虹Nec电子有限公司 一种抑制多晶硅针孔的多晶硅层缓冲局部场氧化硅结构工艺方法
CN101330042A (zh) * 2007-06-18 2008-12-24 中芯国际集成电路制造(上海)有限公司 导电插塞及其制作方法
US20090140329A1 (en) * 2007-11-14 2009-06-04 Rohm Co. Ltd. Semiconductor Device
CN101901807A (zh) * 2010-06-23 2010-12-01 苏州硅能半导体科技股份有限公司 沟槽式肖特基势垒二极管整流器件及制造方法
CN101944531A (zh) * 2009-07-03 2011-01-12 海力士半导体有限公司 具有掩埋栅的半导体器件及其制造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6211018B1 (en) * 1999-08-14 2001-04-03 Electronics And Telecommunications Research Institute Method for fabricating high density trench gate type power device
US20030020102A1 (en) * 2001-07-24 2003-01-30 Koninklijke Philips Electronics N.V. Trench-gate semiconductor devices, and their manufacture
US6645869B1 (en) * 2002-09-26 2003-11-11 Vanguard International Semiconductor Corporation Etching back process to improve topographic planarization of a polysilicon layer
CN1658400A (zh) * 2004-02-16 2005-08-24 松下电器产业株式会社 半导体装置及其制造方法
CN1691304A (zh) * 2004-04-23 2005-11-02 上海华虹Nec电子有限公司 一种抑制多晶硅针孔的多晶硅层缓冲局部场氧化硅结构工艺方法
CN101330042A (zh) * 2007-06-18 2008-12-24 中芯国际集成电路制造(上海)有限公司 导电插塞及其制作方法
US20090140329A1 (en) * 2007-11-14 2009-06-04 Rohm Co. Ltd. Semiconductor Device
CN101944531A (zh) * 2009-07-03 2011-01-12 海力士半导体有限公司 具有掩埋栅的半导体器件及其制造方法
CN101901807A (zh) * 2010-06-23 2010-12-01 苏州硅能半导体科技股份有限公司 沟槽式肖特基势垒二极管整流器件及制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990433A (zh) * 2015-03-04 2016-10-05 和舰科技(苏州)有限公司 一种低电阻沟槽型金属氧化物半导体场效应晶体管及其自对准工艺
US11088254B2 (en) 2020-01-10 2021-08-10 Nanya Technology Corporation Semiconductor device and method of manufacturing the same

Similar Documents

Publication Publication Date Title
US8178922B2 (en) Trench MOSFET with ultra high cell density and manufacture thereof
CN102263133B (zh) 低栅极电荷低导通电阻深沟槽功率mosfet器件及其制造方法
CN106298941B (zh) 屏蔽栅沟槽功率器件及其制造方法
CN105702732A (zh) 带有保护屏蔽氧化物的分裂栅沟槽功率mosfet
CN101866923B (zh) 三层光罩沟槽mos器件及制造方法
CN103972288A (zh) 超结沟槽式金属氧化物半导体场效应晶体管及其制备方法
CN102760669B (zh) 具有埋入式位线及垂直晶体管的存储装置以及其制作方法
US20110008939A1 (en) Method of making a trench MOSFET having improved avalanche capability using three masks process
CN103151382A (zh) 用于在沟槽功率mosfet中优化端接设计的不对称多晶硅栅极的制备方法
CN108962989B (zh) 一种沟槽型mos器件及其制造方法
CN102214691B (zh) 一种沟槽金属氧化物半导体场效应管及其制造方法
CN210403736U (zh) Sgt器件
WO2021068420A1 (zh) 沟槽型场效应晶体管结构及其制备方法
CN101989602B (zh) 一种沟槽mosfet
CN103633136A (zh) Ldmos器件及其制造方法
CN102403353B (zh) 一种沟槽金属氧化物半导体场效应管及其制造方法
CN106935645B (zh) 具有底部栅极的金氧半场效晶体管功率元件
CN102956481B (zh) 具有源极沟槽的沟槽式功率半导体元件的制造方法
CN201725795U (zh) 三层光罩沟槽mos器件
CN103165669A (zh) 沟槽功率mos器件及其制造方法
CN104900703A (zh) 一种沟槽mosfet终端结构和沟槽mosfet器件及其制备方法
CN103022155A (zh) 一种沟槽mos结构肖特基二极管及其制备方法
CN105244277A (zh) 无结场效应晶体管及其形成方法
CN202205757U (zh) 低栅极电荷低导通电阻深沟槽功率mosfet器件
CN101989577B (zh) 一种沟槽mosfet的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING

Free format text: FORMER OWNER: HUAHONG NEC ELECTRONICS CO LTD, SHANGHAI

Effective date: 20140110

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: 201206 PUDONG NEW AREA, SHANGHAI TO: 201203 PUDONG NEW AREA, SHANGHAI

TA01 Transfer of patent application right

Effective date of registration: 20140110

Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399

Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation

Address before: 201206, Shanghai, Pudong New Area, Sichuan Road, No. 1188 Bridge

Applicant before: Shanghai Huahong NEC Electronics Co., Ltd.

C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20130619