CN202205757U - 低栅极电荷低导通电阻深沟槽功率mosfet器件 - Google Patents

Abstract

本实用新型涉及一种低栅极电荷低导通电阻深沟槽功率MOSFET器件，其元胞沟槽内设有屏蔽栅导电多晶硅体，屏蔽栅导电多晶硅体的两侧设有栅极导电多晶硅，栅极导电多晶硅与元胞沟槽的上部侧壁间设有绝缘栅氧化层；栅极导电多晶硅的下方设有第二屏蔽栅导电多晶硅；屏蔽栅氧化层包覆屏蔽栅导电多晶硅体的下部；元胞沟槽的槽口由绝缘介质层覆盖，元胞沟槽的两侧设有接触孔，绝缘介质层上淀积有金属连线，金属连线与第一导电类型源极区及第二导电类型阱层欧姆接触，且金属连线实现栅极导电多晶硅电性连接、屏蔽栅导电多晶硅体电性连接和第二屏蔽栅导电多晶硅电性连接。本实用新型导通电阻低，栅漏电荷Qgd小，开关速度快、开关损耗低，工艺简单及成本低廉。

Description

低栅极电荷低导通电阻深沟槽功率MOSFET器件

技术领域

本实用新型涉及一种功率MOSFET器件，尤其是一种低栅极电荷低导通电阻深沟槽功率MOSFET器件，属于半导体器件的技术领域。

背景技术

沟槽功率MOS器件具有集成度高、导通电阻低、开关速度快、开关损耗小的特点，广泛应用于各类电源管理及开关转换。随着工业的发展，全球变暖导致气候环境越来越恶劣，各国开始越来越重视节能减碳和可持续发展，因此对于功率MOS器件的功耗及其转换效率要求越来越高，功耗主要由导通损耗和开关损耗组成，导通损耗主要受制与特征导通电阻大小的影响；其中，特征导通电阻越小，导通损耗越小；开关损耗主要受制于栅极电荷大小，栅极电荷越小，开关损耗也越小。因此，降低导通电阻和栅极电荷是降低功率MOS器件功耗的两个有效途径，从而能更高效地使用能源，减少更多被消耗的电能，是确保未来能源安全的很有效的途径。

降低特征导通电阻通常有两种方法，其一是通过提高单胞密度，增加单胞的总有效宽度，从而达到降低特征导通电阻的目的。但单胞密度提高后，相应的栅电荷也会增加，很难达到既降低导通电阻又同时降低栅电荷；其二是通过提高外延片掺杂浓度、减小外延层厚度来实现，但该方法会降低源漏击穿电压，因此单纯依靠降低掺杂浓度/减小外延层厚度，受制于击穿电压的大小要求。降低栅极电荷有多种方法，如华虹NEC电子在中国的专利申请（公开号为CN1877856A）中提出了厚底栅氧技术（Thick bottom oxide），降低栅漏电容Cgd，从而达到降低栅极电荷Qg的目的，该技术降低Qg约30％左右，但仍不能满足越来越高的高频应用，且不能同时明显降低特征导通电阻。

因此，如何同时降低特征导通电阻和栅极电荷，从而大大降低功率MOS器件导通损耗和开关损耗成为本技术领域技术人员的重要研究方向。

发明内容

本实用新型的目的是克服现有技术中存在的不足，提供一种低栅极电荷低导通电阻深沟槽功率MOSFET器件，其导通电阻低，栅漏电荷Qgd小，开关速度快、开关损耗低，工艺简单及成本低廉。

按照本实用新型提供的技术方案，所述低栅极电荷低导通电阻深沟槽功率MOSFET器件，在所述MOSFET器件的俯视平面上，包括位于半导体基板的元胞区和终端保护区，所述终端保护区位于元胞区的外圈，且终端保护区环绕包围元胞区；元胞区内包括若干规则排布且相互平行并联设置的元胞；在所述MOSFET器件的截面上，半导体基板具有相对应的第一主面与第二主面，所述第一主面与第二主面间包括第一导电类型漏极区及位于所述第一导电类型漏极区上方的第一导电类型第一外延层与第一导电类型第二外延层，第一导电类型第一外延层邻接第一导电类型漏极区；第一导电类型第二外延层内的上部设有第二导电类型阱层；元胞区的元胞采用沟槽结构，元胞沟槽位于第一导电类型第一外延层上方，深度伸入第二导电类型阱层下方的第一导电类型第二外延层或第一导电类型第一外延层；相邻元胞沟槽的侧壁上方设有第一导电类型源极区，第一导电类型源极区位于第二导电类型阱层的上部；其创新在于：

在所述MOSFET器件的截面上，所述元胞沟槽内设有屏蔽栅导电多晶硅体，所述屏蔽栅导电多晶硅体位于元胞沟槽的中心区，且所述屏蔽栅导电多晶硅体的两侧设有栅极导电多晶硅，栅极导电多晶硅与元胞沟槽的上部侧壁间设有绝缘栅氧化层，所述绝缘栅氧化层生长于元胞沟槽的上部侧壁；栅极导电多晶硅的下方设有第二屏蔽栅导电多晶硅；元胞沟槽的下部生长有屏蔽栅氧化层，屏蔽栅氧化层的厚度大于或等于绝缘栅氧化层的厚度，屏蔽栅氧化层覆盖元胞沟槽下部的侧壁及底部表面，且屏蔽栅氧化层包覆屏蔽栅导电多晶硅体的下部；

栅极导电多晶硅通过导电多晶硅绝缘介质层分别与屏蔽栅导电多晶硅体及第二屏蔽栅导电多晶硅相隔离；第二屏蔽栅导电多晶硅与屏蔽栅氧化层间设有第一隔离氧化层，第二屏蔽栅导电多晶硅通过第一隔离氧化层与元胞沟槽的侧壁及屏蔽栅导电多晶硅体相隔离；栅极导电多晶硅与屏蔽栅导电多晶硅体的下端均延伸于第二导电类型阱层的下方，且屏蔽栅导电多晶硅体的延伸深度大于栅极导电多晶硅的延伸深度；

元胞沟槽的槽口由绝缘介质层覆盖，元胞沟槽的两侧设有接触孔，绝缘介质层上淀积有金属连线，所述金属连线覆盖于绝缘介质层上并填充于接触孔内；所述金属连线与第一导电类型源极区及第二导电类型阱层欧姆接触，并实现与栅极导电多晶硅、第二屏蔽栅导电多晶硅及屏蔽栅导电多晶硅体电性连接。

所述屏蔽栅导电多晶硅体包括第一屏蔽栅导电多晶硅，所述第一屏蔽栅导电多晶硅位于元胞沟槽的中心区，且第一屏蔽栅导电多晶硅从元胞沟槽的上部延伸至屏蔽栅氧化层内。

所述屏蔽栅导电多晶硅体包括第三屏蔽栅导电多晶硅及位于所述第三屏蔽栅导电多晶硅下方的第四屏蔽栅导电多晶硅，第三屏蔽栅导电多晶硅位于元胞沟槽的中心区，且从元胞沟槽的上部向元胞沟槽的槽底方向延伸；所述第三屏蔽栅导电多晶硅与第四屏蔽栅导电多晶硅间通过第二隔离氧化层相隔离，第四屏蔽栅导电多晶硅延伸至屏蔽栅氧化层内；栅极导电多晶硅及第二屏蔽栅导电多晶硅均位于第三屏蔽栅导电多晶硅的两侧。

所述第一导电类型第二外延层的掺杂浓度大于或等于第一导电类型第一外延层的掺杂浓度。

所述“第一导电类型”和“第二导电类型”两者中，对于N型MOSFET器件，第一导电类型指N型，第二导电类型为P型；对于P型MOSFET器件，第一导电类型与第二导电类型所指的类型与N型半导体器件正好相反。

本实用新型的优点：

1、本实用新型采用增加屏蔽栅导电多晶硅结构有效降低了栅漏寄生电容Cgd，有效降低Qgd约85%，提高了开关速度且降低了开关损耗。

2、本实用新型采用屏蔽栅导电多晶硅体和屏蔽栅氧化层的组合结构，在源漏受反向偏压时，因产生横向电场调制效应，可以通过提高受横向电场调制效应作用区域掺杂浓度，降低特征导通电阻，且保持源漏击穿电压不变。通过仿真结果可知，相比较现有结构，本实用新型所提出的结构，其特征导通电阻降低约40%，大大降低了导通损耗。

附图说明

图1为本实用新型实施例1的结构示意图。

图2~图18为本实用新型实施例1的具体实施工艺剖视图，其中：

图2为本实用新型半导体基板的剖视图。

图3为形成硬掩膜窗口后的剖视图。

图4为形成第二氧化层后的剖视图。

图5为淀积第一导电多晶层后的剖视图。

图6为形成第一屏蔽栅导电多晶硅后的剖视图。

图7为形成屏蔽栅氧化层后的剖视图。

图8为形成第三氧化层后的剖视图。

图9为形成第二屏蔽栅导电多晶硅后的剖视图。

图10为形成第一隔离氧化层后的剖视图。

图11为形成第四氧化层后的剖视图。

图12为形成第五氧化层后的剖视图。

图13为形成栅极导电多晶硅后的剖视图。

图14为形成第二导电类型阱层后的剖视图。

图15为形成第一导电类型源极区的剖视图。

图16为形成绝缘介质层后的剖视图。

图17为形成接触孔后的剖视图。

图18为形成金属连线后的剖视图。

图19为本实用新型实施例2的结构示意图。

图20~图36为本实用新型实施例2的具体实施工艺剖视图，其中，

图20为形成第二氧化层后的剖视图。

图21为形成第四导电多晶硅层后的剖视图。

图22为形成第四屏蔽栅导电多晶硅后的剖视图。

图23为形成第二隔离氧化层后的剖视图。

图24为形成第三屏蔽栅导电多晶硅后的剖视图。

图25为形成屏蔽栅氧化层后的剖视图。

图26为形成第三氧化层后的剖视图。

图27为形成第二屏蔽栅导电多晶硅后的剖视图。

图28为形成第一隔离氧化层后的剖视图。

图29为形成第四氧化层后的剖视图。

图30为形成第五氧化层后的剖视图。

图31为形成栅极导电多晶硅后的剖视图。

图32为形成第二导电类型阱层后的剖视图。

图33为形成第一导电类型源极区的剖视图。

图34为形成绝缘介质层后的剖视图。

图35为形成接触孔后的剖视图。

图36为形成金属连线后的剖视图。

图37为现有功率MOSFET器件的栅极电荷仿真示意图。

图38为本实用新型功率MOSFET器件的栅极电荷仿真示意图。

具体实施方式

下面结合具体附图和实施例对本实用新型作进一步说明。

实施例1

如图1~图18所示：以N型功率MOSFET器件为例，本实用新型包括N型漏极区1、N型第一外延层2、N型第二外延层3、P阱层4、元胞沟槽5、绝缘栅氧化层6、N+源极区7、栅极导电多晶硅8、第一屏蔽栅导电多晶硅9、第二屏蔽栅导电多晶硅10、屏蔽栅氧化层11、导电多晶硅间绝缘介质层12、绝缘介质层13、金属连线14、第一隔离氧化层15、接触孔16、第一主面17、第二主面18、硬掩膜层19、硬掩膜窗口20、第二氧化层21、第一多晶硅淀积槽22、第一导电多晶硅层23、第三氧化层24、第二多晶硅淀积槽25、第四氧化层26、第五氧化层27及第三多晶硅淀积槽28。

如图1和图18所示：在所述功率MOSFET器件的俯视平面上，包括位于半导体基板中心区的元胞区及位于所述元胞区外圈的终端保护区，所述终端保护区包围环绕元胞区，所述元胞区内包括若干规则排布且相互并联连接的元胞。图1和图19中只表示了功率MOSFET器件的元胞区结构，功率MOSFET器件可以采用现有常规的终端保护区结构。在所述功率MOSFET器件的截面上，所述半导体基板包括N型漏极区1及位于所述N型漏极区1上方的N型第一外延层2与N型第二外延层3，所述N型第一外延层2邻接N型漏极区1，N型第二外延层3的掺杂浓度大于或等于N型第一外延层2的掺杂浓度。半导体基板具有两个相对应的主面，所述两个主面为第一主面17与第二主面18；N型第二外延层3的表面形成第一主面17，N型漏极区1的表面形成第二主面18，第一主面17与第二主面18相对应分布。N型第二外延层3内的上部设有P阱层4。

在所述功率MOSFET器件的截面上，元胞区内的元胞采用沟槽结构，所述元胞沟槽5位于第一外延层2上方，且元胞沟槽5在P阱层4内从第一主面17向第二主面18的方向延伸，且元胞沟槽5的槽底延伸到P阱层4下方的N型第二外延层3内或第一外延层2内。元胞沟槽5内设有第一屏蔽栅导电多晶硅9，即此时屏蔽栅导电多晶硅体为第一屏蔽栅导电多晶硅9；所述第一屏蔽栅导电多晶硅9位于元胞沟槽5的中心区，且第一屏蔽栅导电多晶硅9从元胞沟槽5的槽口向槽底方向延伸。第一屏蔽栅导电多晶硅9的两侧设有栅极导电多晶硅8，所述栅极导电多晶硅8的下方设有第二屏蔽栅导电多晶硅10。栅极导电多晶硅8与第二屏蔽栅导电多晶硅10在长度方向上与第一屏蔽栅导电多晶硅9相对应，即第二屏蔽栅导电多晶硅10位于第一屏蔽栅导电多晶硅9底端的上方；且栅极导电多晶硅8与第一屏蔽栅导电多晶硅9在元胞沟槽5内延伸的深度均在P阱层4的下方。栅极导电多晶硅8位于元胞沟槽5内的上部，且栅极导电多晶硅8与元胞沟槽5侧壁间设有绝缘栅氧化层6，所述绝缘栅氧化层6生长于相应的元胞沟槽5的侧壁上。栅极导电多晶硅8通过导电多晶硅间绝缘介质层12与第一屏蔽栅导电多晶硅9及第二屏蔽栅导电多晶硅10相隔离，导电多晶硅间绝缘介质层12为氧化层，且导电多晶硅间绝缘介质层12包覆第一屏蔽栅导电多晶硅9的上部表面。第一屏蔽栅导电多晶硅9的下部设有屏蔽栅氧化层11，所述屏蔽栅氧化层11包覆第一屏蔽栅导电多晶硅9的下部，且屏蔽栅氧化层11的厚度大于或等于绝缘栅氧化层6的厚度。第二屏蔽栅导电多晶硅10与第一屏蔽栅导电多晶硅9及屏蔽栅氧化层11间通过第一隔离氧化层15相隔离。元胞沟槽5上部的外侧壁上设有N+源极区7，所述N+源极区7位于P阱层4的上部。

在所述功率MOSFET器件的截面上，元胞沟槽5的槽口由绝缘介质层13覆盖，所述元胞沟槽5的两侧设有接触孔16，所述接触孔16从绝缘介质层13的表面延伸到P阱层4内，且接触孔16穿过相应的N+源极区7。绝缘介质层13上淀积有金属连线14，所述金属连线14覆盖于绝缘介质层13上，并填充于接触孔16内。金属连线14与N+源极区7及P阱层4欧姆接触，且第一屏蔽栅导电多晶硅9与金属连线14等电位连接，具体地，第一屏蔽栅导电多晶硅9与金属连线14零电位连接。第一屏蔽栅导电多晶硅9与金属连线14间的连接可以通过栅极引出端方式也可以通过引线孔及位于引线孔内的填充金属连接。在金属连线14上还可以设置钝化层，所述钝化层是由二氧化硅层及氮化硅层的叠加。

上述结构的功率MOSFET器件，可以通过下述工艺步骤实现：

a、提供具有两个相对主面的半导体基板，所述半导体基板包括N型漏极区1及位于所述N型漏极区1上方的N型第一外延层2与N型第二外延层3，N型第二外延层3的表面形成半导体基板的第一主面17，N型漏极区1的表面形成半导体基板的第二主面18；

如图2所示：半导体基板的材料包括硅，N型第二外延层3的掺杂浓度大于或等于N型第一外延层2的浓度；通过在浓度较大的N型第二外延层3上进行相应设置，能够减少功率MOSFET器件的导通电阻；

b、在半导体基板的第一主面17上淀积硬掩膜层19，并选择性地掩蔽和刻蚀所述硬掩膜层19，在半导体基板的第一主面17上形成沟槽刻蚀的硬掩膜窗口20；

如图3所示：所述硬掩膜层19可以采用LPTEOS（低压化学气相沉积四乙基原硅酸盐）、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅，其后通过光刻和各向异性刻蚀形成硬掩膜；通过硬掩膜窗口20能够在半导体基板的N型第二外延层3内刻蚀出沟槽结构；

c、利用上述硬掩膜窗口20，在第一主面17上通过各向异性干法刻蚀半导体基板，在半导体基板的N型第一外延层2上方形成沟槽，所述沟槽包括元胞沟槽5；

所述元胞沟槽5的深度通常为1μm到30μm间；

d、在上述半导体基板的第一主面17上生长第二氧化层21，所述第二氧化层21覆盖于第一主面17上，并覆盖于元胞沟槽5的侧壁及底部表面，且在元胞沟槽5内形成第一多晶硅淀积槽22；

如图4所示：在元胞沟槽5内生长的第二氧化层21厚度小于元胞沟槽5的宽度，因此能够在元胞沟槽5内形成第一多晶硅淀积槽22；第二氧化层21在元胞沟槽5下部的厚度与屏蔽栅氧化层11的厚度相一致；第二氧化层21的厚度通常为200~15000à；

e、在上述半导体基板的第一主面17上淀积第一导电多晶硅层23，所述第一导电多晶硅层23填充于第一多晶硅淀积槽22内；

如图5所示：所述第一导电多晶硅层23覆盖于第一主面17上，并能够填充第一多晶硅淀积槽22内，第一多晶硅淀积槽22的孔径与需要得到的第一屏蔽栅导电多晶硅9相一致；

f、去除半导体基板第一主面17上的第一导电多晶硅层23，得到位于第一多晶硅淀积槽22内的第一屏蔽栅导电多晶硅9；

如图6所示：去除第一导电多晶硅层23后，能够去除包围第一屏蔽栅导电多晶硅9上部的第一多晶层23，从而能够在元胞沟槽5内形成第一屏蔽栅导电多晶硅9；

g、在半导体基板的第一主面17上制作光刻胶，定义出第二氧化层21需刻蚀的区域进行光刻，然后通过刻蚀去除定义区域的第二氧化层21，得到位于元胞沟槽5下部的屏蔽栅氧化层11；

如图7所示：通过光刻胶去除第一主面上的第二氧化层21及元胞沟槽5上部侧壁上的第二氧化层21，去除上述区域的第二氧化层21后，能够保留元胞沟槽5下部第二氧化层21，以形成屏蔽栅氧化层11，所述屏蔽栅氧化层11覆盖于元胞沟槽5下部及底部的表面；

h、在半导体基板的第一主面17上设置第三氧化层24，所述第三氧化层24覆盖于第一主面17上，并包覆第一屏蔽栅导电多晶硅9的上部表面，且在第一屏蔽栅导电多晶硅9两侧形成第二多晶硅淀积槽25；

如图8所示：为了能够得到第二屏蔽栅导电多晶硅10，以及使得得到第二屏蔽栅导电多晶硅10与屏蔽栅氧化层11及第一屏蔽栅导电多晶硅9间的隔离，需要设置第三氧化层24，所述第三氧化层24可以通过热氧化或淀积形成；第二多晶硅淀积槽25孔径与需要得到的第二屏蔽栅导电多晶硅10相一致；

i、在第二多晶硅体淀积槽25内淀积第二导电多晶硅层，并通过回刻第二导电多晶硅层及第三氧化层24，得到第一隔离氧化层15及位于第二多晶硅淀积槽25底部的第二屏蔽栅导电多晶硅10；

如图9所示：淀积第二导电多晶硅层后，第二导电多晶硅层覆盖于第一主面17上，并填充于第二多晶硅淀积槽25内；通过刻蚀相应的第二导电多晶硅层后，能够在第二多晶硅淀积槽25内得到第二屏蔽栅导电多晶硅10；同时，要去除第一主面17上的第三氧化层24及元胞沟槽5上部的第三氧化层24，得到第一隔离氧化层15，所述第一隔离氧化层15包围第二屏蔽栅导电多晶硅10，且第一隔离氧化层15的厚度与第二屏蔽栅导电多晶硅10相一致；

j、在上述半导体基板的第一主面17上生长第四氧化层26，所述第四氧化层26覆盖于第一主面17及元胞沟槽5内，然后通过湿法刻蚀去除上述第四氧化层26；

如图11所示：所述第四氧化层26为牺牲氧化层，通过牺牲氧化层26能够去除元胞沟槽5侧壁上的杂质；然后通过湿法刻蚀去除生长的第四氧化层26；

k、在上述半导体基板的第一主面17上热氧化生长第五氧化层27，第五氧化层27覆盖于第一主面17及元胞沟槽5上部侧壁上，并覆盖于第二屏蔽栅导电多晶硅10及第一屏蔽栅导电多晶硅9上，且在第一屏蔽栅导电多晶硅9两侧形成第三多晶硅淀积槽28；

如图12所示：所述第五氧化层27的厚度与绝缘栅氧化层6的厚度相一致，导电多晶硅间绝缘介质层12与绝缘栅氧化层6为同一制造层，因此图中在生成第五氧化层27的同时，也表示出导电多晶硅间绝缘介质层12；通过第五氧化层27能够形成第三多晶硅淀积槽28，所述第三多晶硅淀积槽28孔径与栅极导电多晶硅8宽度相一致；第三多晶硅淀积槽28位于元胞沟槽5的上部；第五氧化层27的厚度为100~2500à；

l、在上述半导体基板的第一主面17上淀积第三导电多晶硅层，通过刻蚀第一主面17上的第三导电多晶硅层，得到位于元胞沟槽5内的栅极导电多晶硅8；

如图13所示：淀积得到的第三导电多晶硅层覆盖于第一主面17的第五氧化层27上；当去除第一主面17上相应的第三导电多晶硅层后，能够得到位于元胞沟槽5内的栅极导电多晶硅8，所述栅极导电多晶硅8通过导电多晶硅间绝缘介质层12与第一屏蔽栅导电多晶硅9及第二屏蔽栅导电多晶硅10相隔离；

m、在上述半导体基板的第一主面17上注入P型杂质离子，并通过推阱形成元胞区的P阱层4，所述元胞区内的P阱层4在N型第二外延层3内的深度小于栅极导电多晶硅8在元胞沟槽5内向下延伸的距离；

如图14所示：所述P型杂质离子通常为硼离子；

n、在上述半导体基板的第一主面17上，进行源区光刻，并注入高浓度的N型杂质离子，通过推结形成元胞区的N+源极区7；

如图15所示：所述N型杂质离子为砷离子，所述N+源极区7位于元胞沟槽7外侧壁的上方，且N+源极区7位于P阱层4内；

o、在上述半导体基板的第一主面17上淀积绝缘介质层13，所述绝缘介质层13覆盖于半导体基板的第一主面17；

如图16所示：所述绝缘介质层13为硅玻璃（USG）、硼磷硅玻璃（BPSG）或磷硅玻璃（PSG）；

p、对上述绝缘介质层13进行接触孔光刻和刻蚀，在元胞沟槽5的两侧均形成接触孔16；

如图17所示：所述接触孔16从绝缘介质层13的表面向下延伸到P阱层4内，且接触孔16穿过N+源极区7及第一主面17上的第五氧化层27；

q、在上述绝缘介质层13上淀积金属层，所述金属层覆盖于绝缘介质层13上，并填充于接触孔16内，形成金属连线14；所述金属连线14与N型源极区7及P阱层4欧姆接触，如图18所示。

如图18所示：所述金属连线14将N型源极区7及P阱层4连接成等电位；且第一屏蔽栅导电多晶硅9与金属连线14电性连接。具体地，金属连线14包括源极金属连线及栅极金属连线，但图中的金属连续14只表示相应的源极金属连线；栅极金属连线与栅极导电多晶硅8等电位连接，第一屏蔽栅导电多晶硅9与第二屏蔽栅导电多晶硅10既可以与源极金属连线等电位连接，也可以和栅极金属连线等电位连接；从而可以得到，当屏蔽栅导电多晶硅体采用其他结构时，屏蔽栅导电多晶硅体与第二屏蔽栅导电多晶硅10也即可以与源极金属连线等电位连接，也可以和栅极金属连线等电位连接。金属连线14上还可以设置钝化层，并在钝化层上制作光刻胶定义出金属线窗口，通过干法刻蚀形成所述金属线窗口。钝化层包括位于金属连线14上的二氧化硅层及位于所述二氧化硅层上的氮化硅层。

实施例2

如图19~图36所示：以N型功率MOSFET器件为例，本实用新型包括N型漏极区1、N型第一外延层2、N型第二外延层3、P阱层4、元胞沟槽5、绝缘栅氧化层6、N+源极区7、栅极导电多晶硅8、第二屏蔽栅导电多晶硅10、屏蔽栅氧化层11、导电多晶硅间绝缘介质层12、绝缘介质层13、金属连线14、第一隔离氧化层15、接触孔16、第一主面17、第二主面18、第二氧化层21、第一多晶硅淀积槽22、第一导电多晶硅层23、第三氧化层24、第二多晶硅淀积槽25、第四氧化层26、第五氧化层27、第三多晶硅淀积槽28、第三屏蔽栅导电多晶硅29、第四屏蔽栅导电多晶硅30、第二隔离氧化层31及第四导电多晶硅层32。

如图19和图36所示：在所述MOSFET器件的截面上，元胞区的元胞采用沟槽结构。所述元胞沟槽5内的屏蔽栅导电多晶硅体包括第三屏蔽栅导电多晶硅29及位于所述第三屏蔽栅导电多晶硅29下方的第四屏蔽栅导电多晶硅30，所述第三屏蔽栅导电多晶硅29与第四屏蔽栅到导电多晶硅30间通过第二隔离氧化层31相隔离；即本实施例2中第三屏蔽栅导电多晶硅29与第四屏蔽栅导电多晶硅30构成屏蔽栅导电多晶硅体结构，在具体应用中，屏蔽栅导电多晶硅体还可以分割成类似第三屏蔽栅导电多晶硅29与第四屏蔽栅导电多晶硅30组合的结构，通过相应结构的组合同样能够达到本实用新型的目的。当屏蔽栅导电多晶硅体采用第三屏蔽栅导电多晶硅29与第四屏蔽栅导电多晶硅30组合的结构时，元胞沟槽5内的其余结构均与实施例1中的结构相同，其具体的多种结构形式不再举例说明。当屏蔽栅导电多晶硅体采用多种组合结构时，其与金属连线14的连接关系与实施例1中说明的情况相同。元胞沟槽5的下部设有屏蔽栅氧化层11，所述屏蔽栅氧化层11包覆第四屏蔽栅导电多晶硅30，且屏蔽栅氧化层11上端面与第四屏蔽栅导电多晶硅30的上端面相一致。第三屏蔽栅导电多晶硅29的两侧设有栅极导电多晶硅8，所述栅极导电多晶硅8的下方设置第二屏蔽栅导电多晶硅10；第二屏蔽栅导电多晶硅10的下端部位于与第三屏蔽栅导电多晶硅29下端部的上方。栅极导电多晶硅8与元胞沟槽5上部的侧壁间设有绝缘栅氧化层6，栅极导电多晶硅8通过导电多晶硅间绝缘介质层12与第三屏蔽栅导电多晶硅29及第二屏蔽栅导电多晶硅10相隔离，第二屏蔽栅导电多晶硅10通过第一隔离氧化层15及第二隔离氧化层16与第三屏蔽栅导电多晶硅29及第四屏蔽栅导电多晶硅30相隔离。屏蔽栅氧化层11的厚度大于或等于绝缘栅氧化层6的厚度；功率MOSFET器件的其余结构设置均与实施例1中的结构设置相同，具体结构及功能设置可以参考实施例1的描述。

上述结构的功率MOSFET器件，可以通过下述工艺步骤实现：

a、提供具有两个相对主面的半导体基板，所述半导体基板包括N型漏极区1及位于所述N型漏极区1上方的N型第一外延层2与N型第二外延层3，N型第二外延层3的表面形成半导体基板的第一主面17，N型漏极区1的表面形成半导体基板的第二主面18；

b、在半导体基板的第一主面17上淀积硬掩膜层19，并选择性地掩蔽和刻蚀所述硬掩膜层19，在半导体基板的第一主面17上形成沟槽刻蚀的硬掩膜窗口20；

c、利用上述硬掩膜窗口20，在第一主面17上通过各向异性干法刻蚀半导体基板，在半导体基板的N型第二外延层3内形成沟槽，所述沟槽包括元胞沟槽5；

d、在上述半导体基板的第一主面17上生长第二氧化层21，所述第二氧化层21覆盖于第一主面17上，并覆盖于元胞沟槽5的侧壁及底部表面，且在元胞沟槽5内形成第一多晶硅淀积槽22；

如图20所示：在元胞沟槽5内生长的第二氧化层21厚度小于元胞沟槽5的宽度，因此能够在元胞沟槽5内形成第一多晶硅淀积槽22；第二氧化层21在元胞沟槽5下部的厚度与屏蔽栅氧化层11的厚度相一致；

e、在上述半导体基板的第一主面17上淀积第四导电多晶硅层32，所述第四导电多晶硅层32覆盖于半导体基板的第一主面17并填充于第一多晶硅淀积槽22内；去除上述半导体基板第一主面17上的第四导电多晶硅层32，得到位于第一多晶硅淀积槽22内的第四屏蔽栅导电多晶硅30；在第四屏蔽栅导电多晶硅30上淀积第二隔离氧化层31，并在第二隔离氧化层31上淀积第五导电多晶硅层，所述第五导电多晶硅层覆盖于半导体基板的第一主面17；

如图22、图23及图23所示：通过去除位于半导体基板第一主面17上第四导电多晶硅层32能够得到位于第一多晶硅淀积槽22内的第四屏蔽栅导电多晶硅30；生长第二隔离氧化层31，并在第二隔离氧化层31上淀积第五导电多晶硅层，通过第五导电多晶层能够形成第三屏蔽栅导电多晶硅29；

f、去除半导体基板第一主面17上的第五导电多晶硅层，得到位于第一多晶硅淀积槽22内的第三屏蔽栅导电多晶硅29；

如图24所示：去除第一主面17上的第五导电多晶硅层后，能够得到第三屏蔽栅导电多晶硅29

g、在半导体基板的第一主面17上制作光刻胶，定义出第二氧化层21需刻蚀的区域进行光刻，然后通过刻蚀去除定义区域的第二氧化层21，得到位于元胞沟槽5下部的屏蔽栅氧化层11，如图25所示；

h、在半导体基板的第一主面17上设置第三氧化层24，所述第三氧化层24覆盖于第一主面17上，并包覆第一屏蔽栅导电多晶硅9的上部表面，且在第一屏蔽栅导电多晶硅9两侧形成第二多晶硅淀积槽25，如图26所示；

i、在第二多晶硅体淀积槽25内淀积第二导电多晶硅层，并通过回刻第二导电多晶硅层及第三氧化层24，得到第一隔离氧化层15及位于第二多晶硅淀积槽25底部的第二屏蔽栅导电多晶硅10，如图27和图28所示； 

j、在上述半导体基板的第一主面17上生长第四氧化层26，所述第四氧化层26覆盖于第一主面17及元胞沟槽5内，然后通过湿法刻蚀去除上述第四氧化层26，如图29所示；

k、在上述半导体基板的第一主面17上热氧化生长第五氧化层27，第五氧化层27覆盖于第一主面17及元胞沟槽5上部侧壁上，并覆盖于第二屏蔽栅导电多晶硅10及第三屏蔽栅导电多晶硅29上，且在第三屏蔽栅导电多晶硅29两侧形成第三多晶硅淀积槽28，如图30所示；

l、在上述半导体基板的第一主面17上淀积第三导电多晶硅层，通过刻蚀第一主面17上的第三导电多晶硅层，得到位于元胞沟槽5内的栅极导电多晶硅8，如图31所示；

m、在上述半导体基板的第一主面17上注入P型杂质离子，并通过高温推阱形成元胞区的P阱层4，所述元胞区内的P阱层4在N型第二外延层3内的深度小于栅极导电多晶硅8在元胞沟槽5内向下延伸的距离，如图32所示；

n、在上述半导体基板的第一主面17上，进行源极区光刻，并注入高浓度的N型杂质离子，通过推结形成元胞区的N+源极区7，如图33所示；

o、在上述半导体基板的第一主面17上淀积绝缘介质层13，所述绝缘介质层13覆盖于半导体基板的第一主面17，如图34所示；

p、对上述绝缘介质层13进行接触孔光刻和刻蚀，在元胞沟槽5的两侧均形成接触孔16，如图35所示；刻蚀形成接触孔16过程一般会有P型杂质离子的注入过程，以使得刻蚀得到的孔能够形成欧姆接触；

q、在上述绝缘介质层13上淀积金属层，所述金属层覆盖于绝缘介质层13上，并填充于接触孔16内，形成金属连线14；所述金属连线14与N型源极区7及P阱层4欧姆接触；如图36所示。本实施例2的具体工艺条件与实施例1的工艺步骤条件相同，不同之处为形成第三屏蔽栅导电多晶硅29、第四屏蔽栅导电多晶硅30及第二隔离氧化层31的过程。

本实用新型的工作原理：元胞沟槽5内的栅极导电多晶硅8、绝缘栅氧化层6和绝缘栅氧化层6侧面的P阱层4、N+源极区7构成了沟槽型的MOS结构（金属-氧化物-半导体），由于绝缘栅氧化层6的厚度与普通沟槽型功率MOSFET的栅氧化层厚度基本一致，厚度都约为200à-1200à，因此，本实用新型的沟槽型功率MOSFET的阈值电压Vth与普通沟槽型功率MOSFET的阈值电压基本一致。通过在元胞沟槽5内设置第二屏蔽栅导电多晶硅10与屏蔽栅导电多晶硅体，所述屏蔽栅导电多晶硅体可以为第一屏蔽栅导电多晶硅9的形式，也可以为第三屏蔽栅导电多晶硅29与第四屏蔽栅导电多晶硅30相对应配合的结构，或其他类似的结构体；通过增加屏蔽栅导电多晶硅结构，有效降低了该MOSFET器件的栅漏寄生电容Cgd，从而降低了栅极电荷Qgd，大幅度降低了开关损耗；另外位于P阱层4下方且在元胞沟槽5之间的N型第二外延层3区域，因其两侧被由屏蔽栅导电多晶硅体和屏蔽栅氧化层11的组合结构包围，在源漏受反向偏压时产生横向电场调制效应，使该区域电场大幅度降低，提高了源漏击穿电压。从而可以通过提高该区域掺杂浓度来降低特征导通电阻，且不降低源漏击穿电压。图37为现有功率MOSFET器件在工作时的栅极电荷的仿真示意图，图38为本实用新型结构的功率MOSFET器件在工作时的栅极电荷仿真示意图；两者仿真试验条件相同，横坐标均表示时间，纵坐标表示电压值。由图37和图38可以看出，本实用新型采用的屏蔽栅导电多晶硅与栅极导电多晶硅8的结构能够降低栅极电荷。

由于上述技术方案运用，本实用新型与现有技术相比具有下列优点和效果：

1、本实用新型采用增加屏蔽栅导电多晶硅结构有效降低了栅漏寄生电容Cgd，有效降低Qgd约85%，提高了开关速度且降低了开关损耗。

2、本实用新型采用屏蔽栅导电多晶硅体和屏蔽栅氧化层的组合结构，在源漏受反向偏压时，因产生横向电场调制效应，可以通过提高受横向电场调制效应作用区域掺杂浓度，降低特征导通电阻，且保持源漏击穿电压不变。通过仿真结果可知，相比较现有结构，本实用新型所提出的结构，其特征导通电阻降低约40%，大大降低了导通损耗。

上述实施例只为说明本实用新型的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本实用新型的内容并据以实施，并不能以此限制本实用新型的保护范围。凡根据本实用新型精神实质所作的等效变化或修饰，都应涵盖在本实用新型的保护范围之内。

Claims (4)

1.一种低栅极电荷低导通电阻深沟槽功率MOSFET器件，在所述MOSFET器件的俯视平面上，包括位于半导体基板的元胞区和终端保护区，所述终端保护区位于元胞区的外圈，且终端保护区环绕包围元胞区；元胞区内包括若干规则排布且相互平行并联设置的元胞；在所述MOSFET器件的截面上，半导体基板具有相对应的第一主面与第二主面，所述第一主面与第二主面间包括第一导电类型漏极区及位于所述第一导电类型漏极区上方的第一导电类型第一外延层与第一导电类型第二外延层，第一导电类型第一外延层邻接第一导电类型漏极区；第一导电类型第二外延层内的上部设有第二导电类型阱层；元胞区的元胞采用沟槽结构，元胞沟槽位于第一导电类型第一外延层上方，深度伸入第二导电类型阱层下方的第一导电类型第二外延层或第一导电类型第一外延层；相邻元胞沟槽的侧壁上方设有第一导电类型源极区，第一导电类型源极区位于第二导电类型阱层的上部；其特征是：

在所述MOSFET器件的截面上，所述元胞沟槽内设有屏蔽栅导电多晶硅体，所述屏蔽栅导电多晶硅体位于元胞沟槽的中心区，且所述屏蔽栅导电多晶硅体的两侧设有栅极导电多晶硅，栅极导电多晶硅与元胞沟槽的上部侧壁间设有绝缘栅氧化层，所述绝缘栅氧化层生长于元胞沟槽的上部侧壁；栅极导电多晶硅的下方设有第二屏蔽栅导电多晶硅；元胞沟槽的下部生长有屏蔽栅氧化层，屏蔽栅氧化层的厚度大于或等于绝缘栅氧化层的厚度，屏蔽栅氧化层覆盖元胞沟槽下部的侧壁及底部表面，且屏蔽栅氧化层包覆屏蔽栅导电多晶硅体的下部；

栅极导电多晶硅通过导电多晶硅绝缘介质层分别与屏蔽栅导电多晶硅体及第二屏蔽栅导电多晶硅相隔离；第二屏蔽栅导电多晶硅与屏蔽栅氧化层间设有第一隔离氧化层，第二屏蔽栅导电多晶硅通过第一隔离氧化层与元胞沟槽的侧壁及屏蔽栅导电多晶硅体相隔离；栅极导电多晶硅与屏蔽栅导电多晶硅体的下端均延伸于第二导电类型阱层的下方，且屏蔽栅导电多晶硅体的延伸深度大于栅极导电多晶硅的延伸深度；

元胞沟槽的槽口由绝缘介质层覆盖，元胞沟槽的两侧设有接触孔，绝缘介质层上淀积有金属连线，所述金属连线覆盖于绝缘介质层上并填充于接触孔内；所述金属连线与第一导电类型源极区及第二导电类型阱层欧姆接触，并实现与栅极导电多晶硅、第二屏蔽栅导电多晶硅及屏蔽栅导电多晶硅体电性连接。

2.根据权利要求1所述的低栅极电荷低导通电阻深沟槽功率MOSFET器件，其特征是：所述屏蔽栅导电多晶硅体包括第一屏蔽栅导电多晶硅，所述第一屏蔽栅导电多晶硅位于元胞沟槽的中心区，且第一屏蔽栅导电多晶硅从元胞沟槽的上部延伸至屏蔽栅氧化层内。

3.根据权利要求1所述的低栅极电荷低导通电阻深沟槽功率MOSFET器件，其特征是：所述屏蔽栅导电多晶硅体包括第三屏蔽栅导电多晶硅及位于所述第三屏蔽栅导电多晶硅下方的第四屏蔽栅导电多晶硅，第三屏蔽栅导电多晶硅位于元胞沟槽的中心区，且从元胞沟槽的上部向元胞沟槽的槽底方向延伸；所述第三屏蔽栅导电多晶硅与第四屏蔽栅导电多晶硅间通过第二隔离氧化层相隔离，第四屏蔽栅导电多晶硅延伸至屏蔽栅氧化层内；栅极导电多晶硅及第二屏蔽栅导电多晶硅均位于第三屏蔽栅导电多晶硅的两侧。

4.根据权利要求1所述的低栅极电荷低导通电阻深沟槽功率MOSFET器件，其特征是：所述第一导电类型第二外延层的掺杂浓度大于或等于第一导电类型第一外延层的掺杂浓度。

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