CN103426925A

CN103426925A - 低栅极电荷沟槽功率mos器件及制造方法

Info

Publication number: CN103426925A
Application number: CN2012101488494A
Authority: CN
Inventors: 罗清威; 房宝青; 左燕丽
Original assignee: Shanghai Hua Hong NEC Electronics Co Ltd
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2012-05-14
Filing date: 2012-05-14
Publication date: 2013-12-04
Anticipated expiration: 2032-05-14
Also published as: CN103426925B

Abstract

本发明公开了一种低栅极电荷沟槽功率MOS器件，其是在硅衬底上水平排布两沟槽，屏蔽栅导电多晶硅淀积在沟槽内底部，栅极导电多晶硅位于沟槽内屏蔽栅导电多晶硅的上方，屏蔽栅导电多晶硅从位于栅极导电多晶硅中的深孔引出，将现有器件的垂直控制栅、屏蔽栅极结构改为水平分布的控制栅、屏蔽栅极结构，硅衬底上还有P阱及作为源区的重掺杂的N型区，所述的两沟槽穿越源区、P阱直达硅衬底，一接触孔位于两沟槽之间将位于P阱中的重掺杂P型区引出；本发明还公开了所述低栅极电荷沟槽功率MOS的制造方法，其减少使用一层掩膜版的基础上实现了与传统低栅极电荷沟槽功率MOS相同的功能。

Description

低栅极电荷沟槽功率MOS器件及制造方法

技术领域

本发明涉及半导体集成电路制造工艺，特别是涉及一种低栅极电荷沟槽功率MOS器件，本发明还涉及一种低栅极电荷沟槽功率MOS器件的制造方法。

背景技术

沟槽功率MOS器件具有集成度高、导通电阻低、开关速度快、开关损耗小等特点，几乎在低压和高压领域全面替代平面型功率MOS器件，成为应用的主流。由于应用领域的广泛及设备性能的不断提升，目前对功率MOS器件的开关速度要求也越来越高，普通的沟槽式功率MOS器件逐渐显露出性能不足的缺陷。影响开关速度的主要原因是栅极与源极及栅极与漏极之间的寄生电容，目前主要解决方法是在栅、源极之间或栅、漏之间淀积厚氧化层。

目前常见的功率MOS器件其结构如图1所示，在硅衬底11上有两个沟槽91，沟槽91底部淀积屏蔽栅导电多晶硅31，屏蔽栅导电多晶硅31的上部是淀积的栅极导电多晶硅41，屏蔽栅导电多晶硅31及栅极导电多晶硅41之间间隔一层栅氧化层101，硅衬底11上一次是P阱51和作为源区的重掺杂N型区81，接触孔51位于两沟槽91之间的重掺杂N型区81中将其下方位于P阱51中的重掺杂P型区61引出。屏蔽栅导电多晶硅31位于栅极导电多晶硅41的底部以降低栅极导电多晶硅41与硅衬底11之间的电场强度。图中屏蔽栅导电多晶硅31和栅极导电多晶硅41在沟槽91中是纵向排布的垂直结构，栅极导电多晶硅41在屏蔽栅导电多晶硅31的上方（本发明附图1中沟槽内的屏蔽栅导电多晶硅为水平引出，其水平引出端及本发明所有附图中的器件漏端均未示出）。在现有的LDMOS制造过程中，沟槽内位于栅极多晶硅下的源极多晶硅为水平引出，其是在制作沟槽内淀积完成之后、接触工艺之前，将表层栅极导电多晶硅刻蚀出窗口以引出沟槽内底部的屏蔽栅导电多晶硅，这会增加一层掩膜版的使用，提高制造成本。

发明内容

本发明所要解决的技术问题是提供一种低栅极电荷沟槽功率MOS器件，其是将传统沟槽功率MOS器件沟槽中纵向排列的栅极导电多晶硅及屏蔽栅导电多晶硅改为水平排布。

本发明所要解决的另一技术问题提供所述低栅极电荷沟槽功率MOS器件的制造方法，减少一层掩膜版的使用，并实现与传统功率MOS器件相同的功能，以降低制造成本。

为解决上述问题，本发明一种低栅极电荷沟槽功率MOS器件，其是在硅衬底上水平排布两沟槽，沟槽内壁及底部均覆盖一层氧化层，屏蔽栅导电多晶硅分别淀积在两沟槽内底部，栅极导电多晶硅位于沟槽内的上部空间即屏蔽栅导电多晶硅的上方，且分成左右两个部分，左右两个栅极导电多晶硅之间形成一狭缝，沟槽内下部的屏蔽栅导电多晶硅通过所述狭缝引出到器件表面，屏蔽栅导电多晶硅与两个栅极导电多晶硅之间均具有层间介质层隔离开，所述的两个沟槽内的结构完全相同；

硅衬底上层还具有离子注入形成的P阱，作为源区的重掺杂N型区淀积在P阱表面与之接触，所述的两沟槽从上至下依次穿越源区及P阱直达下方硅衬底中；

一重掺杂的P型区，位于两沟槽之间的P阱区中，且重掺杂的P型区上表面与其上方的作为源区的重掺杂N型区接触；

一接触孔，位于两沟槽之间的重掺杂N型区中，将位于其下方的所述与源区相接触的重掺杂P型区引出。

进一步地，所述低栅极电荷沟槽功率MOS器件的屏蔽栅导电多晶硅与栅极导电多晶硅在沟槽中处于水平排布的状态。

本发明所述低栅极电荷沟槽功率MOS器件的制造方法，其包含如下工艺步骤：

第1步，在硅衬底上刻蚀两沟槽，生长一层氧化层，然后沟槽内进行屏蔽栅导电多晶硅淀积，对屏蔽栅导电多晶硅进行回刻；

第2步，在沟槽内再生长一层氧化层；

第3步，氧化层回刻，回刻使第1步中沟槽底部淀积的屏蔽栅导电多晶硅露出后，再次淀积屏蔽栅导电多晶硅；

第4步，氧化层回刻，将沟槽内第2次淀积的屏蔽栅导电多晶硅两侧与沟槽内侧壁之间的氧化层刻蚀掉，形成两个井状空间；

第5步，生长栅氧化层，并淀积栅极导电多晶硅，屏蔽栅导电多晶硅与栅极导电多晶硅即形成水平结构；

第6步，进行P阱注入，及接触、金属淀积工艺。

进一步地，所述第1步中对沟槽内屏蔽栅导电多晶硅回刻到屏蔽栅导电多晶硅厚度为0.3～0.6μm。

进一步地，所述第2步中氧化层生长至沟槽内侧壁氧化层向内侧生长所形成的狭缝宽度为0.3～0.5μm。

进一步地，所述第3步中氧化层回刻到沟槽底部被氧化层覆盖的屏蔽栅导电多晶硅露出以使淀积的多晶硅与沟槽底部已淀积的屏蔽栅导电多晶硅导通形成整体。

本发明一种低栅极电荷沟槽功率MOS器件，将传统的垂直排布的屏蔽栅导电多晶硅及栅极导电多晶硅改为水平排布，不再需要在接触工艺之前增加一次光刻来引出源极多晶硅，在减少使用一层掩膜版的情况下降低了制造成本，并实现了与传统沟槽功率MOS相同的功能。

附图说明

图1是传统的低栅极电荷沟槽功率MOS的结构；

图2是本发明低栅极电荷沟槽功率MOS的结构；

图3是沟槽刻蚀及屏蔽栅导电多晶硅淀积及回刻的示意图；

图4是氧化层淀积的示意图；

图5是氧化层回刻及第二次屏蔽栅导电多晶硅淀积的示意图；

图6是氧化层回刻的示意图；

图7是栅氧化层生长及栅极导电多晶硅淀积后的示意图；

图8是本发明制造工艺流程图。

附图标记说明

1，11是衬底 2,21是氧化层

3,31是屏蔽栅导电多晶硅

4,41是栅极导电多晶硅

5,51是P阱 6,61是重掺杂P型区

7，71是接触孔 8,81是源区

9，91是沟槽 10,101是栅氧化层

x是屏蔽栅导电多晶硅厚度

Y是狭缝宽度

具体实施方式

本发明的实施方式结合较佳实施例说明如后，为了说明的简单和清楚，本发明图示中仅示出了凸显本发明特征的关键结构，而省略了众所周知的相关结构的特征及技术的介绍，以避免产生不必要的模糊混淆。

本发明低栅极电荷沟槽功率MOS器件的结构如图2所示，在硅衬底1上水平排布两沟槽9，沟槽9内壁及底部均覆盖一层氧化层2，屏蔽栅导电多晶硅3分别淀积在两沟槽9内底部，栅极导电多晶硅4位于沟槽9内的上部屏蔽栅导电多晶硅3的上方，且分成左右两个部分，左右两个栅极导电多晶硅4之间形成一狭缝，沟槽9内下部的屏蔽栅导电多晶硅3通过所述狭缝引出到器件表面，屏蔽栅导电多晶硅3与两个栅极导电多晶硅4之间均具有氧化层2隔离开，所述的两个沟槽9内的结构完全相同；

硅衬底1上层还具有离子注入形成的P阱5，作为源区的重掺杂N型区8淀积在P阱5表面与之接触，所述的两沟槽9从上至下依次穿越源区8及P阱5直达下方硅衬底1中；

一重掺杂的P型区6，位于两沟槽9之间的P阱区5中，且重掺杂的P型区6上表面与其上方的作为源区的重掺杂N型区8接触；

一接触孔7，位于两沟槽9之间的重掺杂N型区8中，将位于其下方的所述与源区相接触的重掺杂P型6区引出到器件表面。

本发明低栅极电荷沟槽功率MOS器件的制造方法，包含如下步骤：

第1步，如图3所示，在硅衬底1上刻蚀两沟槽9，生长一层氧化层2，覆盖在沟槽9的内侧壁及底部，然后进行屏蔽栅导电多晶硅3的淀积，对屏蔽栅导电多晶硅3进行回刻，使沟槽9内底部淀积的屏蔽栅导电多晶硅3的厚度x在0.3μm～0.6μm之间。

第2步，器件表面再生长一层厚的氧化层2，沟槽9内侧壁上的氧化层2向沟槽9内部生长，占据沟槽9的内部空间，同时沟槽9底部的屏蔽栅导电多晶硅3上表面的氧化层2向上生长，由此会逐渐形成一个狭缝空间，如图4所示。使沟槽9内氧化层2形成的狭缝宽度y在0.3～0.5μm之间，此时沟槽9内侧壁上生长的氧化层2会极大地占用沟槽9内部的空间。

第3步，氧化层2回刻，回刻至使第1步中沟槽9底部淀积的屏蔽栅导电多晶硅3上表面露出，再次在狭缝中淀积屏蔽栅导电多晶硅3，使第1步中淀积的位于沟槽9底部的屏蔽栅导电多晶硅3与此处淀积的屏蔽栅导电多晶硅3接触导通形成一个整体，如图5所示，因此，整个屏蔽栅导电多晶硅3呈现一个上细下粗的“凸”字形态，此时屏蔽栅导电多晶硅3上部较细的部分与沟槽9内壁之间填充满氧化层2。

第4步，氧化层2回刻，将沟槽9内第2次淀积的细长型的屏蔽栅导电多晶硅3两侧与沟槽9内侧壁之间的厚氧化层2刻蚀掉，形成左右两个井状空间，如图6所示。

第5步，生长栅氧化层10，并淀积栅极导电多晶硅4，多晶硅填充满步骤4中所形成的两个井状空间，形成两个栅极导电多晶硅4，屏蔽栅导电多晶硅3与栅极导电多晶硅4即形成了水平排布的结构，如图7所示。

第6步，进行P阱5注入，及制作接触7、金属淀积等后续工艺，完成图如图2所示，图中沟槽9内两个栅极导电多晶硅4将屏蔽栅导电多晶硅3上部较细的部分夹在中间，形成一种三明治结构，其是在水平方向上排列，与传统的垂直排布的低栅极电荷沟槽功率MOS相比具有不同的结构，少使用了一层掩膜版，减少了制造成本，且能实现同样的功能。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的权利要求的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims

1.一种低栅极电荷沟槽功率MOS器件，其特征在于：

在硅衬底上水平排布两沟槽，沟槽内壁及底部均覆盖一层氧化层，屏蔽栅导电多晶硅淀积在沟槽内底部，栅极导电多晶硅位于沟槽内屏蔽栅导电多晶硅之上，且栅极导电多晶硅水平方向上分隔成左右两个部分，左右两个栅极导电多晶硅之间形成一狭缝空间，栅极导电多晶硅下方的屏蔽栅导电多晶硅即通过所述狭缝空间引出到器件表面，屏蔽栅导电多晶硅与两个栅极导电多晶硅之间均具有层间介质层隔离开，互不接触，所述的两个沟槽内的结构完全相同；

硅衬底上层还具有离子注入形成的P阱，作为源区的重掺杂N型区淀积在P阱表面与之接触，所述的两沟槽从上至下依次穿越源区层及P阱层直达下方硅衬底中；

一接触孔，位于两沟槽之间的重掺杂N型区中，将位于其正下方的所述与源区相接触的重掺杂P型区引出。

2.如权利要求1所述的低栅极电荷沟槽功率MOS器件，其特征在于：所述低栅极电荷沟槽功率MOS的屏蔽栅导电多晶硅的剖面呈现上细下粗的两个部分，较细的部分将栅极导电多晶硅分为左右两部分，一起呈现水平分布的形态。

3.如权利要求1所述的低栅极电荷沟槽功率MOS器件的制造方法，其特征在于：包含如下工艺步骤：

第1步，在硅衬底上刻蚀两沟槽，生长一层氧化层覆盖沟槽内表面，然后沟槽内进行屏蔽栅导电多晶硅淀积，对屏蔽栅导电多晶硅进行回刻；

第2步，在沟槽内再生长一层氧化层；

第5步，生长栅氧化层，并淀积栅极导电多晶硅，栅极导电多晶硅填充所述的两个井状空间，屏蔽栅导电多晶硅与栅极导电多晶硅即形成水平结构；

第6步，进行P阱注入，及接触、金属淀积等后续工艺。

4.如权利要求3所述的低栅极电荷沟槽功率MOS器件的制造方法，其特征在于：所述第1步中对沟槽内屏蔽栅导电多晶硅回刻到屏蔽栅导电多晶硅厚度为0.3～0.6μm。

5.如权利要求3所述的一种低栅极电荷沟槽功率MOS器件的制造方法，其特征在于：所述第2步中氧化层生长至沟槽内侧壁氧化层向内侧生长所形成的狭缝宽度为0.3～0.5μm。

6.如权利要求3所述的一种低栅极电荷沟槽功率MOS器件的制造方法，其特征在于：所述第3步中氧化层回刻到沟槽底部被氧化层覆盖的屏蔽栅导电多晶硅露出，以使淀积的多晶硅与沟槽底部已淀积的屏蔽栅导电多晶硅连通形成整体。