CN105551964A - 具有屏蔽栅的沟槽分离侧栅mosfet的制造方法 - Google Patents
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Abstract
本发明公开了一种具有屏蔽栅的沟槽分离侧栅MOSFET的制造方法，包括步骤：在半导体衬底中进行阱区和源区的注入并退火推进；形成硬质掩模层并进行光刻刻蚀工艺定义出栅极形成区域；进行第一次各向异性刻蚀形成沟槽，进行第二次各向同性刻蚀将沟槽的宽度和深度增加；形成栅介质层和栅极金属层；对栅极金属层进行回刻；对沟槽底部的半导体衬底进行各向异性刻蚀形成深沟槽；在深沟槽的内部表面以及栅极金属层侧面同时形成氧化层；进行源屏蔽金属层生长。本发明能降低栅极电阻、减少RC延迟以拓展器件在高频电路中的应用，能减少热过程工艺步骤、缩短产品制造周期、能减小栅漏电容，能提高栅源隔离氧化层的厚度、减少栅源漏电。
Description
技术领域
本发明涉及一种半导体集成电路制造方法，特别是涉及一种具有屏蔽栅(ShieldGateTrench，SGT)的沟槽分离侧栅MOSFET的制造方法。
背景技术
如图1A至图1F所示，是现有具有屏蔽栅的沟槽分离侧栅MOSFET的制造方法各步骤中的器件结构示意图；这种方法是采用自下而上的方法形成具有屏蔽栅的沟槽分离侧栅结构，包括如下步骤：
步骤一、如图1A所示，提供一半导体衬底如硅衬底101；在半导体衬底101的表面形成硬质掩模层102，硬质掩模层102能采用氧化层，或采用氧化层加氮化层。之后采用光刻工艺对硬质掩模层102进行刻蚀定义出栅极形成区域，之后再以硬质掩模层102为掩模对半导体衬底101进行刻蚀形成深沟槽103。
步骤二、如图1B所示，在深沟槽103的侧面和底部表面形成氧化层104。
步骤三、如图1C所示，在所述深沟槽103中填充源多晶硅105，该源多晶硅105即为作为屏蔽栅的多晶硅。
步骤四、如图1D所示，将深沟槽103顶部区域的氧化层104去除。
步骤五、如图1E所示，形成栅氧化层和多晶硅栅106。多晶硅栅106即为沟槽栅，且组成沟槽栅的多晶硅栅106仅位于沟槽的侧面，同一沟槽的两侧面之间的多晶硅栅106呈分离结构，为了和完全填充于沟槽顶部的多晶硅栅组成的沟槽栅相区别，将这种形成于沟槽侧壁的具有分离式结构的沟槽栅称为沟槽分离侧栅。
步骤六、如图1F所示，形成阱区107，源区108，阱区接触区109，层间膜110，接触孔111，正面金属层112，对正面金属层112光刻分别形成源极和栅极，其中源极通过接触孔和底部的源区108、阱区接触区109以及源多晶硅105接触，栅极通过接触孔和多晶硅栅106接触。
之后形成在半导体衬底101的背面形成漏区和背面金属层。
现有方法中，多晶硅栅106的一个侧面通过栅氧化层和阱区107隔离，阱区107的被多晶硅栅106侧面覆盖的表面用于形成沟道。由图1F所示可知，上述现有方法形成的多晶硅栅106仅位于深沟槽顶部的侧壁，这种具有侧壁多晶硅结构的垂直器件能够增加工作电流；同时源多晶硅105填充于整个深沟槽中，源多晶硅105能形成良好的屏蔽，具有较小的底部电容，从而能减少源漏或栅漏的输入电容，提高频率特性。
由上可知，上述具有侧壁多晶硅结构的多晶硅栅为具有屏蔽栅的分离侧栅结构的沟槽栅功率器件，这种器件的多晶硅栅由于具有侧壁多晶硅结构而使沟槽栅功率器件如MOSFET器件具有低导通电阻的优点，然而其输入电阻即栅极电阻较大，原因为多晶硅栅仅形成于沟槽侧壁，这会导致RC延迟较大，阻碍其在高频电路中的应用。
另外，现有工艺方法中，使用“栅优先”(GateFirst)的工艺流程，即先形成沟槽栅极和源屏蔽电极形成阱区和源区的方法，现有方法中沟槽栅极由多晶硅栅组成、源屏蔽电极由源多晶硅组成。该方法需要大量的热过程对多晶硅进行退火以降低栅极电阻，另外阱区不能有效贴合多晶硅栅造成额外的栅漏电容。
另外，上述现有方法中，多晶硅栅106的另一个侧面和源多晶硅105之间隔离的氧化层即栅源隔离氧化层是和栅氧化层同时形成的，这使得栅源隔离氧化层和栅氧化层一样薄，这会带来较大的栅源漏电。
发明内容
本发明所要解决的技术问题是提供一种具有屏蔽栅的沟槽分离侧栅MOSFET的制造方法，能降低栅极电阻、减少RC延迟以拓展器件在高频电路中的应用，能优化栅极和源屏蔽电极形成工艺、减少热过程工艺步骤、缩短产品制造周期、能减小栅漏电容，还能提高栅源隔离氧化层的厚度、减少栅源漏电。
为解决上述技术问题，本发明提供的具有屏蔽栅的沟槽分离侧栅MOSFET的制造方法包括如下步骤：
步骤一、提供一半导体衬底，进行离子注入在所述半导体衬底中形成阱区；进行重掺杂的源注入在所述阱区表面形成源区；对所述阱区和所述源区进行热退火推进工艺。
步骤二、在形成有所述阱区和所述源区的所述半导体衬底表面形成硬质掩模层，采用光刻工艺定义出栅极形成区域，采用刻蚀工艺将所述栅极形成区域的所述硬质掩模层去除。
步骤三、以刻蚀后的所述硬质掩模层为掩模对所述半导体衬底进行第一次各向异性刻蚀形成沟槽，在所述第一次各向异性刻蚀之后进行对所述半导体衬底进行第二次各向同性刻蚀，所述第二次各向同性刻蚀将所述沟槽的宽度刻蚀到大于所述硬质掩模层所定义的开口宽度；所述第二次各向同性刻蚀后，所述沟槽的深度大于所述阱区的深度。
步骤四、在所述沟槽的侧面和底部表面依次形成栅介质层和栅极金属层，位于所述沟槽两个侧面的所述栅极金属层之间具有间距，所述栅极金属层也延伸到所述沟槽外的所述硬质掩模层表面。
步骤五、对所述栅极金属层进行回刻，该回刻工艺将所述沟槽底部表面和所述沟槽外部的所述硬质掩模层表面的所述栅极金属层去除，所述回刻工艺后所述沟槽侧面的所述栅极金属层保留；所述回刻工艺后的所述栅极金属层从侧面覆盖所述阱区且被所述栅极金属层侧面覆盖的所述阱区表面用于形成沟道。
步骤六、以所述硬质掩模层为掩模对所述沟槽底部的所述半导体衬底进行第三次各向异性刻蚀形成深沟槽。
步骤七、在所述深沟槽的侧面和底部表面以及所述栅极金属层的侧面同时形成第一氧化层。
步骤八、进行源屏蔽金属层生长，所述源屏蔽金属层将形成有所述第一氧化层的所述深沟槽和所述沟槽完全填充。
进一步的改进是，步骤五所述回刻工艺后位于所述沟槽两个侧面的所述栅极金属层之间的间距大于等于所述硬质掩模层所定义的开口宽度。
进一步的改进是，步骤八之后，还包括如下步骤：
步骤九、将所述沟槽外的所述源屏蔽金属层、所述第一氧化层和所述硬质掩模层都去除并将所述半导体衬底表面露出。
步骤十、在所述半导体衬底正面形成层间膜、接触孔和正面金属层，对所述正面金属层进行光刻刻蚀形成源极和栅极，所述源极通过接触孔和所述源区以及所述源屏蔽金属层接触，所述栅极通过接触孔和所述栅极金属层接触。
步骤十一、对所述半导体衬底背面进行减薄并形成重掺杂的漏区，在所述漏区的背面形成背面金属层作为漏极。
进一步的改进是，所述半导体衬底为硅衬底，在所述硅衬底表面形成有硅外延层，所述深沟槽位于所述硅外延层内。
进一步的改进是，所述栅介质层为栅氧化层。
进一步的改进是，所述硬质掩模层由氧化层组成或者由氧化层加氮化层组成。
进一步的改进是，沟槽栅功率器件为沟槽栅功率MOSFET器件。
进一步的改进是，步骤九中所述接触孔的开口形成后、金属填充前，还包括在和所述源区相接触的接触孔的底部进行重掺杂注入形成阱区接触区的步骤。
进一步的改进是，所述栅极金属层的材料包括钨或钛。
进一步的改进是，所述源屏蔽金属层的材料包括钨或钛。
本发明具有如下有益效果：
1、本发明的沟槽栅即栅极金属层采用金属层组成，相对于多晶硅组成的沟槽栅，本发明能降低栅极电阻、减少RC延迟以拓展器件在高频电路中的应用；另外，本发明的屏蔽栅即源屏蔽金属层也采用金属层组成，能进一步的降低寄生电阻，提高器件的频率特性。
2、相对于现有工艺采用的“栅优先”的工艺流程，本发明采用“栅后形成(GateLast)”的工艺流程，即先形成阱区和源区，再制作沟槽栅极和源屏蔽电极的方法，本发明方法中沟槽栅极由栅极金属层组成、源屏蔽电极由源屏蔽金属层组成。本发明的“栅后形成”的方法不需要对沟槽栅极和源屏蔽电极材料进行高温退火，能缩短产品生产周期，另外阱区能完美贴合栅极金属层从而能消除多余的栅漏电容。
3、本发明通过自上而下的工艺流程，先形成顶部的栅极金属层，再进一步刻蚀形成深沟槽，栅极金属层采用侧壁结构，这样在形成源屏蔽金属层之前，能在深沟槽的侧面和底部表面以及栅极金属层的侧面同时形成第一氧化层，第一氧化层的底部作为源屏蔽金属层和半导体衬底之间的隔离氧化层，而第一氧化层的顶部则作为栅极金属层和源屏蔽金属层之间的隔离氧化层即栅源隔离氧化层，相对于现有自下而上的方法，本发明的栅源隔离氧化层不必再受到较薄的栅氧化层的厚度的限制，从而能提高栅源隔离氧化层的厚度、减少栅源漏电。
4、本发明的深沟槽和顶部的沟槽为自对准结构，即本发明通过对沟槽增加一步各向同性刻蚀展宽后，且对栅极金属层回刻之后，依然能够采用定义沟槽的硬质掩模层定义深沟槽，也即本发明不需要增加其它光刻工艺来定义深沟槽，所以本发明采用较低的工艺成本就能实现。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A-图1F是现有具有屏蔽栅的沟槽分离侧栅MOSFET的制造方法各步骤中的器件结构示意图；
图2是本发明实施例方法流程图；
图3A-图3Q是本发明实施例方法各步骤中的器件结构示意图。
具体实施方式
如图2所示，是本发明实施例方法流程图；如图3A至图3Q所示，是本发明实施例方法各步骤中的器件结构示意图。本发明实施例具有屏蔽栅的沟槽分离侧栅MOSFET的制造方法包括如下步骤：
步骤一、如图3A所示，提供一半导体衬底1，进行离子注入在所述半导体衬底1中形成阱区2；进行重掺杂的源注入在所述阱区2表面形成源区3；对所述阱区2和所述源区3进行热退火推进工艺。较佳选择为，在进行阱区2和源区3的离子注入之前还包括在所述半导体衬底1的表面形成屏蔽氧化层201的步骤，离子注入过程中离子穿过所述屏蔽氧化层201注入到所述半导体衬底1中；离子注入完成后去除所述屏蔽氧化层201。
所述半导体衬底1为硅衬底，在所述硅衬底表面形成有硅外延层，后续形成的深沟槽204位于所述硅外延层内。
步骤二、如图3B所示，在形成有所述阱区2和所述源区3的所述半导体衬底1表面形成硬质掩模层202。较佳选择为，所述硬质掩模层202由氧化层组成或者由氧化层加氮化层组成。
如图3C所示，采用光刻工艺定义出栅极形成区域，采用刻蚀工艺将所述栅极形成区域的所述硬质掩模层202去除，即将所述栅极形成区域打开。
步骤三、如图3C所示，以刻蚀后的所述硬质掩模层202为掩模对所述半导体衬底1进行第一次各向异性刻蚀形成沟槽203。
如图3D所示，在所述第一次各向异性刻蚀之后进行对所述半导体衬底1进行第二次各向同性刻蚀，所述第二次各向同性刻蚀将所述沟槽203的宽度刻蚀到大于所述硬质掩模层202所定义的开口宽度；所述第二次各向同性刻蚀后，所述沟槽203的深度大于所述阱区2的深度。
步骤四、如图3E所示，在所述沟槽203的侧面和底部表面形成栅介质层4a；如图3F所示，之后形成栅极金属层4，位于所述沟槽203两个侧面的所述栅极金属层4之间具有间距，所述栅极金属层4也延伸到所述沟槽203外的所述硬质掩模层202表面。
较佳为，所述栅介质层4a为栅氧化层。所述栅极金属层4的材料包括钨或钛等。
步骤五、如图3G所示，对所述栅极金属层4进行回刻，该回刻工艺将所述沟槽203底部表面和所述沟槽203外部的所述硬质掩模层202表面的所述栅极金属层4去除，所述回刻工艺后所述沟槽203侧面的所述栅极金属层4保留；所述回刻工艺后的所述栅极金属层4从侧面覆盖所述阱区2且被所述栅极金属层4侧面覆盖的所述阱区2表面用于形成沟道。如图3H所示，将所述沟槽203底部暴露出来的所述栅介质层4a去除。
由图3F所示可知，所述栅极金属层4为沟槽栅，所述回刻工艺后位于所述沟槽203两个侧面的所述栅极金属层4之间有间距且该间距大于等于所述硬质掩模层202所定义的开口宽度。由于位于所述沟槽203两个侧面的所述栅极金属层4之间有间距，故本发明实施例的沟槽栅4为沟槽分离侧栅。
步骤六、如图3I所示，以所述硬质掩模层202为掩模对所述沟槽203底部的所述半导体衬底1进行第三次各向异性刻蚀形成深沟槽204。
步骤七、如图3J所示，在所述深沟槽204的侧面和底部表面以及所述栅极金属层4的侧面同时形成第一氧化层5。
步骤八、如图3K所示，进行源屏蔽金属层6生长，所述源屏蔽金属层6将形成有所述第一氧化层5的所述深沟槽204和所述沟槽完全填充。较佳选择是，所述源屏蔽金属层6的材料包括钨或钛。
步骤九、如图3L所示，将所述沟槽外的所述源屏蔽金属层6、所述第一氧化层5和所述硬质掩模层202都去除并将所述半导体衬底1表面露出。
步骤十、如图3M所示，在所述半导体衬底1正面形成层间膜7。
如图3M所示，对所述层间膜7进行光刻刻蚀形成接触孔8的沟槽205。较佳选择为，还包括在和所述源区3相接触的接触孔8的沟槽205的底部进行重掺杂注入形成阱区接触区的步骤。
如图3N所示，在所述接触孔8的沟槽205填充金属形成接触孔8。
如图3O所示，形成正面金属层9；如图3P所示，对所述正面金属层9进行光刻刻蚀形成源极和栅极，所述源极通过接触孔8和所述源区3以及所述源屏蔽金属层6接触，所述栅极通过接触孔8和所述栅极金属层4接触。
步骤十一、如图3Q所示，对所述半导体衬底1背面进行减薄并形成重掺杂的漏区，在所述漏区的背面形成背面金属层作为漏极。
本发明实施例的沟槽栅即沟槽分离侧栅为栅极金属层，栅极金属层是金属层组成，相对于多晶硅组成的沟槽栅，本发明实施例能降低栅极电阻、减少RC延迟以拓展器件在高频电路中的应用。另外，本发明实施例中采用“GateLast”工艺流程形成沟槽栅，相对于现有“GateFirst”工艺流程形成的沟槽栅，本发明实施例能缩短产品生产周期，另外阱区能完美贴合栅极金属层从而能消除多余的栅漏电容。通过仿真可知，采用钨金属栅和钛金属栅的沟槽分离侧栅MOSFET，其栅极电阻分别为多晶硅栅器件的1％左右和10％左右，对应的开关频率分别提高到原来的100倍左右和10倍左右。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (10)
1.一种具有屏蔽栅的沟槽分离侧栅MOSFET的制造方法，其特征在于，包括如下步骤：
步骤一、提供一半导体衬底，进行离子注入在所述半导体衬底中形成阱区；进行重掺杂的源注入在所述阱区表面形成源区；对所述阱区和所述源区进行热退火推进工艺；
步骤二、在形成有所述阱区和所述源区的所述半导体衬底表面形成硬质掩模层，采用光刻工艺定义出栅极形成区域，采用刻蚀工艺将所述栅极形成区域的所述硬质掩模层去除；
步骤三、以刻蚀后的所述硬质掩模层为掩模对所述半导体衬底进行第一次各向异性刻蚀形成沟槽，在所述第一次各向异性刻蚀之后进行对所述半导体衬底进行第二次各向同性刻蚀，所述第二次各向同性刻蚀将所述沟槽的宽度刻蚀到大于所述硬质掩模层所定义的开口宽度；所述第二次各向同性刻蚀后，所述沟槽的深度大于所述阱区的深度；
步骤四、在所述沟槽的侧面和底部表面依次形成栅介质层和栅极金属层，位于所述沟槽两个侧面的所述栅极金属层之间具有间距，所述栅极金属层也延伸到所述沟槽外的所述硬质掩模层表面；
步骤五、对所述栅极金属层进行回刻，该回刻工艺将所述沟槽底部表面和所述沟槽外部的所述硬质掩模层表面的所述栅极金属层去除，所述回刻工艺后所述沟槽侧面的所述栅极金属层保留；所述回刻工艺后的所述栅极金属层从侧面覆盖所述阱区且被所述栅极金属层侧面覆盖的所述阱区表面用于形成沟道；
步骤六、以所述硬质掩模层为掩模对所述沟槽底部的所述半导体衬底进行第三次各向异性刻蚀形成深沟槽；
步骤七、在所述深沟槽的侧面和底部表面以及所述栅极金属层的侧面同时形成第一氧化层；
步骤八、进行源屏蔽金属层生长，所述源屏蔽金属层将形成有所述第一氧化层的所述深沟槽和所述沟槽完全填充。
2.如权利要求1所述的具有屏蔽栅的沟槽分离侧栅MOSFET的制造方法，其特征在于：步骤五所述回刻工艺后位于所述沟槽两个侧面的所述栅极金属层之间的间距大于等于所述硬质掩模层所定义的开口宽度。
3.如权利要求1所述的具有屏蔽栅的沟槽分离侧栅MOSFET的制造方法，其特征在于：步骤八之后，还包括如下步骤：
步骤九、将所述沟槽外的所述源屏蔽金属层、所述第一氧化层和所述硬质掩模层都去除并将所述半导体衬底表面露出；
步骤十、在所述半导体衬底正面形成层间膜、接触孔和正面金属层，对所述正面金属层进行光刻刻蚀形成源极和栅极，所述源极通过接触孔和所述源区以及所述源屏蔽金属层接触，所述栅极通过接触孔和所述栅极金属层接触；
步骤十一、对所述半导体衬底背面进行减薄并形成重掺杂的漏区，在所述漏区的背面形成背面金属层作为漏极。
4.如权利要求1或3所述的具有屏蔽栅的沟槽分离侧栅MOSFET的制造方法，其特征在于：所述半导体衬底为硅衬底，在所述硅衬底表面形成有硅外延层，所述深沟槽位于所述硅外延层内。
5.如权利要求1所述的具有屏蔽栅的沟槽分离侧栅MOSFET的制造方法，其特征在于：所述栅介质层为栅氧化层。
6.如权利要求1所述的具有屏蔽栅的沟槽分离侧栅MOSFET的制造方法，其特征在于：所述硬质掩模层由氧化层组成或者由氧化层加氮化层组成。
7.如权利要求3所述的具有屏蔽栅的沟槽分离侧栅MOSFET的制造方法，其特征在于：沟槽栅功率器件为沟槽栅功率MOSFET器件。
8.如权利要求3所述的具有屏蔽栅的沟槽分离侧栅MOSFET的制造方法，其特征在于：步骤九中所述接触孔的开口形成后、金属填充前，还包括在和所述源区相接触的接触孔的底部进行重掺杂注入形成阱区接触区的步骤。
9.如权利要求1所述的具有屏蔽栅的沟槽分离侧栅MOSFET的制造方法，其特征在于：所述栅极金属层的材料包括钨或钛。
10.如权利要求1所述的具有屏蔽栅的沟槽分离侧栅MOSFET的制造方法，其特征在于：所述源屏蔽金属层的材料包括钨或钛。
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