CN110957325A - 半导体存储器及其制造方法 - Google Patents
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Abstract
本发明属于半导体存储器技术领域，具体公开了一种半导体存储器，包括：半导体衬底，以及位于所述半导体衬底中的：至少一个栅沟槽；分别位于所述栅沟槽两侧的自上而下的n型漏区、p型基区和n型源区；位于所述栅沟槽中的一个控制栅结构和两个浮栅结构，所述两个浮栅结构分别位于所述栅沟槽的上部的两侧，所述控制栅结构覆盖所述栅沟槽的下部并且在所述栅沟槽的上部将所述两个浮栅浮栅结构隔离。本发明的半导体存储器在实现长电流沟道的同时可以维持很小的芯片面积，而且，本发明的半导体存储器可以采用自对准工艺制造，制程简单。
Description
技术领域
本发明属于半导体存储器技术领域，特别是涉及一种垂直电流沟道的半导体存储器及其制造方法。
背景技术
图1是现有技术的一种半导体存储器的剖面结构示意图，如图1所示，现有技术的一种半导体存储器包括：半导体衬底100，位于半导体衬底100中的p型基区10，位于半导体衬底100中的n型源区11和n型漏区12，介于n型源区11和n型漏区12之间的p型基区10的表面部分为半导体存储器的电流沟道区，位于该电流沟道区之上的浮栅结构和控制栅结构。浮栅结构包括栅介质层13和浮栅14，浮栅14和栅介质层13位于靠近n型漏区12一侧的电流沟道区上方。控制栅结构包括绝缘介质层15和控制栅16，绝缘介质层15和控制栅16覆盖浮栅14并向n型源区11的一侧延伸至靠近n型源区11一侧的电流沟道区上方。
现有技术的如图1所示的半导体存储器，在编程时，对n型漏区12施加一个高电压，沟道热电子由电流沟道区注入到浮栅14内，在擦除时，控制栅16和浮栅14之间的高电位差产生强电场引发F-N隧穿，浮栅14中的电子被拉向控制栅16。为保证半导体存储器的性能，半导体存储器需要较长的电流沟道区长度，这使得半导体存储器的单元面积较大，不利于芯片向微型化的方向发展。
发明内容
有鉴于此，本发明的目的是提供一种半导体存储器及其制造方法，以解决现有技术中的半导体存储器的芯片面积较大的问题。
为达到本发明的上述目的，本发明提供了一种半导体存储器，包括：
半导体衬底，以及位于所述半导体衬底中的：
至少一个栅沟槽；
分别位于所述栅沟槽的两侧的自上而下的n型漏区、p型基区和n型源区；
位于所述栅沟槽中的一个控制栅结构和两个浮栅结构，所述两个浮栅结构分别位于所述栅沟槽的上部的两侧，所述控制栅结构覆盖所述栅沟槽的下部并且在所述栅沟槽的上部将所述两个浮栅浮栅结构隔离。
可选的，本发明的一种半导体存储器，所述浮栅结构包括栅介质层和浮栅，所述控制栅结构包括绝缘介质层和控制栅，所述浮栅通过所述栅介质层与所述半导体衬底隔离，所述控制栅通过所述绝缘介质层与所述浮栅和所述半导体衬底隔离。
可选的，本发明的一种半导体存储器，所述栅沟槽的上部的宽度大于所述栅沟槽的下部的宽度。
可选的，本发明的一种半导体存储器，所述两个浮栅结构分别位于所述栅沟槽的上部的两侧且介于所述栅沟槽的下部的侧壁与所述栅沟槽的上部的侧壁之间的宽度位置处。
可选的，本发明的一种半导体存储器，所述p型基区与所述n型源区均接源极电压。
可选的，本发明的一种半导体存储器，还包括位于所述p型基区与所述n型源区之间的p型掺杂区，所述p型掺杂区与所述n型源区形成pn结结构。
可选的，本发明的一种半导体存储器，还包括源极金属层，所述源极金属层嵌入至所述p型基区内，所述源极金属层将所述p型基区和所述n型源区引出接源极电压。
可选的，本发明的一种半导体存储器，所述n型源区向下延伸至所述栅沟槽的下方。
本发明还提供了一种半导体存储器的制造方法，包括：
提供一半导体衬底；
在所述半导体衬底上形成硬掩膜层；
进行光刻定义出栅沟槽的位置；
进行各向异性刻蚀，在所述半导体衬底内形成第一沟槽；
进行各向同性刻蚀，增大所述第一沟槽的宽度和深度；
在所述第一沟槽的表面形成栅介质层；
淀积第一层导电薄膜并回刻，在所述第一沟槽的两侧分别形成浮栅；
刻蚀掉暴露的栅介质层并继续对所述半导体衬底进行各向异性刻蚀，在所述半导体衬底内形成位于所第述一沟槽下方的第二沟槽；
覆盖所述第二沟槽的表面和所述浮栅的暴露表面形成绝缘介质层；
淀积第二层导电薄膜并回刻，在所述第一沟槽和所述第二沟槽内形成控制栅，所述控制栅通过所述绝缘介质层与所述浮栅和所述半导体衬底隔离。
本发明提供的一种半导体存储器：
首先，采用垂直的电流沟道结构，在不增加半导体存储器器件尺寸的条件下可以实现长电流沟道结构，因此在保证半导体存储器性能的同时又能实现小的半导体存储器芯片面积；
其次，在一个栅沟槽内有一个控制栅可以控制两个浮栅，即在一个半导体存储器元胞内可以实现两个存储单元，使得半导体存储器的存储密度加倍；
再次，两个浮栅结构分别位于栅沟槽的上部的两侧且分别位于控制栅结构的上部两侧，浮栅结构和控制栅结构都可以通过自对准工艺制造，使得半导体存储器的制程简单。
附图说明
为了更加清楚地说明本发明示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。显然，所介绍的附图只是本发明所要描述的一部分实施例的附图，而不是全部的附图，对于本领域普通技术人员，在不付出创造性劳动的前提下，还可以根据这些附图得到其他的附图。
图1是现有技术的一种半导体存储器的一个实施例的剖面结构示意图；
图2是本发明提供的一种半导体存储器的第一个实施例的剖面结构示意图；
图3是本发明提供的一种半导体存储器的第二个实施例的剖面结构示意图；
图4是本发明提供的一种半导体存储器的第三个实施例的剖面结构示意图；
图5-图9是本发明提供的一种半导体存储器的制造方法的一个实施例的制造工艺中的主要节点结构的剖面结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将结合本发明实施例中的附图，通过具体方式，完整地描述本发明的技术方案。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例，基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例，均落入本发明的保护范围之内。
应当理解，本发明所使用的诸如“具有”、“包含”以及“包括”等术语并不配出一个或多个其它元件或其组合的存在或添加。同时，为清楚地说明本发明的具体实施方式，说明书附图中所列示意图，放大了本发明所述的层和区域的厚度，且所列图形大小并不代表实际尺寸；说明书附图是示意性的，不应限定本发明的范围。说明书中所列实施例不应仅限于说明书附图中所示区域的特定形状，而是包括所得到的形状如制备引起的偏差等。
图2是本发明提供的一种半导体存储器的第一个实施例的剖面结构示意图。如图2所示，本发明实施例提供的一种半导体存储器包括一个半导体衬底200，半导体衬底200的材质通常为硅。
在半导体衬底200内形成有至少一个栅沟槽50，图2中示例性的示出了3个栅沟槽结构，栅沟槽50包括栅沟槽50的上部51和栅沟槽50的下部52两部分。半导体衬底200内还形成有分别位于栅沟槽50两侧的n型漏区22、p型基区20和n型源区21，n型源区21位于p型基区20的下方，n型漏区22位于p型基区20的上方。位于n型源区21和n型漏区22之间的p型基区20的靠近栅沟槽50侧壁的表面部分为半导体存储器的电流沟道区。
位于每个栅沟槽50中的一个控制栅结构和两个浮栅结构，浮栅结构包括栅介质层23和浮栅24，控制栅结构包括绝缘介质层25和控制栅26。所述两个浮栅结构分别位于栅沟槽50的上部51的两侧，所述控制栅结构覆盖栅沟槽50的下部52并且在栅沟槽50的上部51将所述两个浮栅浮栅结构隔离。浮栅24通过栅介质层23与半导体衬底200隔离，控制栅26通过绝缘介质层25与浮栅24和半导体衬底200隔离。
栅介质层23和绝缘介质层25的材质通常为氧化硅，浮栅24和控制栅26的材质通常为多晶硅。
在电流沟道长度方向上，在栅沟槽50的上部51，浮栅结构覆盖n型漏区22并覆盖部分p型基区20，在栅沟槽50的下部，控制栅结构覆盖n型源区21并覆盖部分p型基区20，由此，浮栅24用于控制本发明的半导体存储器的靠近n型漏区22的一段电流沟道的开启和关断，控制栅26用于控制靠近n型源区21的一段电流沟道的开启和关断。
可选的，n型源区21可以向下延伸至栅沟槽50的下方，本发明实施例中不再具体展示该结构。
可选的，本发明的一种半导体存储器，栅沟槽50的上部51的宽度可以大于栅沟槽50的下部52的宽度，由此，两个浮栅结构分别位于栅沟槽50的上部51的两侧且介于栅沟槽50的下部52的侧壁与栅沟槽50的上部51的侧壁之间的宽度位置处，如图2所示。
本发明的一种半导体存储器，在编程时，对n型漏区22施加一个高电压，由于在电流沟道长度方向上n型漏区22与浮栅24部分重叠，因此，通过电容耦合效应产生浮栅耦合电位，使得沟道热电子注入到浮栅24中，在擦除时，控制栅26和浮栅44之间的高电位差产生强电场引发F-N隧穿，使得浮栅24中的电子被拉向控制栅26。
图2中还简单展示了由本发明的半导体存储器组成半导体存储器阵列时的源线(SL)结构、字线(WL)结构和位线(BL)结构。图2中的：4个n型漏区22同时接位线1001，三个控制栅26分别接字线2001、字线2002和字线2003，4个n型源区21分别接源线3001、源线3002、源线3003和源线3004。对虚线圈1000中的浮栅24进行编程时，对字线2002施加第一电压(比如1.6V，由具体设计决定)，对位线1001施加第二电压(比如8V，由具体设计决定)，对源线3002施加第三电压(比如0.6V，由具体设计决定)，对源线3003施加第四电压(比如2.5V，由具体设计决定，施加该电压的目的是避免栅沟槽中的另一个浮栅被误编程)，由此，沟道热电子由电流沟道区注入到虚线圈1000中的浮栅24内。对虚线圈1000中的浮栅24进行读取时，对字线2002施加第五电压(比如2.5V，由具体设计决定)，对位线1001施加第六电压(比如0V，由具体设计决定)，对源线3002施加第七电压(比如1V，由具体设计决定)，对源线3001、源线3003、源线3004分别施加第八电压(比如0V，由具体设计决定)，此时根据读取的电流大小确定虚线圈1000中的浮栅24的存储状态。
现有技术的半导体衬底中的p型基区通常是接地，本发明的垂直电流沟道结构的半导体存储器的p型基区接地时，需要增加额外的p型基区的接触孔，这样不仅会增大半导体存储器的尺寸，也会增加其制造难度，因此，优选的，可以将本发明的半导体存储器中的p型基区与n型源区同时接源极电压。
图3是本发明的一种半导体存储器的第二个实施例的剖面结构示意图，图3具体的展示了如图2所示的一种半导体存储器的p型基区20与n型源区21同时接源极电压时的第一种结构，如图3所示，本发明的半导体存储器还包括源极金属层29，源极金属层29将n型源区21引出接源极电压，同时源极金属层29嵌入至p型基区20内，从而源极金属层29也将p型基区20引出接源极电压。
图4是本发明的一种半导体存储器的第三个实施例的剖面结构示意图，图4展示了本发明的一种半导体存储器的p型基区20接源极电压时的第二种结构，如图3所示，本发明的半导体存储器中，在p型基区20与n型源区21之间还形成有高掺杂浓度的p型掺杂区30，p型掺杂区30与n型源区21之间形成pn结结构，高掺杂浓度的p型掺杂区30与高掺杂浓度的n型源区之间发生隧穿，即n型源区21与p型基区20之间隧穿短接，从而n型源区21在接源极电压时，p型基区20也同时接源极电压。由此，可避免增加额外的引出p型基区的接触孔，进而避免半导体存储器尺寸的增大，以及其制造难度的增加。
本发明的一种半导体存储器，首先，位于n型源区和n型漏区之间的电流沟道区是垂直的电流沟道结构，在不增加半导体存储器器件尺寸的条件下可以实现长电流沟道，即在保证半导体存储器性能的同时又能实现小的半导体存储器芯片面积；其次，一个控制栅结构和两个浮栅结构形成在同一个栅沟槽中，一个控制栅可以控制两个浮栅，从而可以在一个半导体存储器元胞内实现两个存储单元，使得半导体存储器的存储密度加倍；再次，两个浮栅结构分别位于栅沟槽的上部的两侧且分别位于控制栅结构的上部两侧，浮栅结构和控制栅结构都可以通过自对准工艺制造，使得半导体存储器的制程简单。
图5-图9是本发明提供的一种半导体存储器的制造方法的一个实施例的制造工艺中的主要节点结构的剖面结构示意图。
首先如图5所示，其中图5中的图a为俯视结构示意图，图5中的图b为图a所示结构沿AA方向的剖面结构示意图，在提供的p型半导体衬底200内形成浅沟槽隔离结构401，图5中仅示例性的示出了2个浅沟槽隔离结构。在p型半导体衬底200上形成硬掩膜层40，硬掩膜层40通常包括一层氧化硅和一层氮化硅。然后进行光刻定义出栅沟槽的位置，栅沟槽的长度方向应该与浅沟槽隔离结构401的长度方向相垂直，然后刻蚀硬掩膜层40，在硬掩膜层40中形成硬掩膜层的开口41。
接下来，如图6所示，以硬掩膜层40为掩膜对p型半导体衬底200进行各向异性刻蚀，在p型半导体衬底200内形成第一沟槽42，然后继续对半导体衬底200进行各向同性刻蚀以增大第一沟槽42的宽度和深度，此时第一沟槽42的两侧侧壁应延伸至硬掩膜层40的下方，该第一沟槽42即为本发明的一种半导体存储器的栅沟槽的上部。
接下来，如图7所示，在第一沟槽42的表面形成栅介质层23，栅介质层23通常是通过热氧化的方式形成。然后淀积第一层导电薄膜并回刻，即淀积完第一层导电薄膜后以硬掩膜层40为掩膜对所淀积的第一层导电薄膜进行各向异性刻蚀，从而在第一沟槽42的两侧分别形成浮栅24，浮栅24的材质通常为多晶硅。
接下来，如图8所示，刻蚀掉暴露的栅介质层23，然后以硬掩膜层40为掩膜继续对p型半导体衬底200进行各向异性刻蚀，从而在p型半导体衬底200内形成位于第一沟槽42下方的第二沟槽43，第二沟槽43即为本发明的一种半导体存储器的栅沟槽的下部，此时第二沟槽43的开口宽度小于第一沟槽42的开口宽度。
需要说明的是，优选的，第一沟槽42的深度应该小于浅沟槽隔离结构的深度，第二沟槽43的深度应大于浅沟槽隔离结构的深度。
接下来，如图9所示，覆盖第二沟槽43的表面并覆盖浮栅24的暴露表面形成绝缘介质层25，绝缘介质层25的材质通常为氧化硅，可以通过淀积或者热氧化的方式形成。然后淀积第二层导电薄膜并回刻，在第一沟槽42和第二沟槽43内形成控制栅26，控制栅26通过绝缘介质层25与浮栅24和p型半导体衬底200隔离。由此，栅沟槽的上部两侧的两个浮栅24分别位于第一沟槽42的两侧且介于第一沟槽42的侧壁与第二沟槽43的侧壁之间的宽度位置处。
最后，进行n型漏区和n型源区的离子注入，以及形成互连金属层，该工艺都是业界的所使用的基本工艺，本发明实施例中不再具体描述。
以上具体实施方式及实施例是对本发明提出的一种半导体存储器的技术思想的具体支持，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在本技术方案基础上所做的任何等同变化或等效的改动，均仍属于本发明技术方案保护的范围。
尽管本发明的实施方案已公开如上，但其并不仅仅限于说明书和实施方式中所列运用，它完全可以被适用于各种适合本发明的领域，对于熟悉本领域的人员而言，可容易地实现另外的修改，因此在不背离权利要求及等同范围所限定的一般概念下，本发明并不限于特定的细节和这里示出与描述的图例。
Claims (9)
1.一种半导体存储器，其特征在于，包括：
半导体衬底，以及位于所述半导体衬底中的：
至少一个栅沟槽；
分别位于所述栅沟槽两侧的自上而下的n型漏区、p型基区和n型源区；
位于所述栅沟槽中的一个控制栅结构和两个浮栅结构，所述两个浮栅结构分别位于所述栅沟槽的上部的两侧，所述控制栅结构覆盖所述栅沟槽的下部并且在所述栅沟槽的上部将所述两个浮栅浮栅结构隔离。
2.如权利要求1所述的一种半导体存储器，其特征在于，所述浮栅结构包括栅介质层和浮栅，所述控制栅结构包括绝缘介质层和控制栅，所述浮栅通过所述栅介质层与所述半导体衬底隔离，所述控制栅通过所述绝缘介质层与所述浮栅和所述半导体衬底隔离。
3.如权利要求1所述的一种半导体存储器，其特征在于，所述栅沟槽的上部的宽度大于所述栅沟槽的下部的宽度。
4.如权利要求3所述的一种半导体存储器，其特征在于，所述两个浮栅结构分别位于所述栅沟槽的上部的两侧且介于所述栅沟槽的下部的侧壁与上部的侧壁之间的宽度位置处。
5.如权利要求1所述的一种半导体存储器，其特征在于，所述p型基区与所述n型源区均接源极电压。
6.如权利要求5所述的一种半导体存储器，其特征在于，还包括位于所述p型基区与所述n型源区之间的p型掺杂区，所述p型掺杂区与所述n型源区形成pn结结构。
7.如权利要求5所述的一种半导体存储器，其特征在于，还包括源极金属层，所述源极金属层嵌入至所述p型基区内，所述源极金属层将所述p型基区和所述n型源区引出接源极电压。
8.如权利要求1所述的一种半导体存储器，其特征在于，所述n型源区向下延伸至所述栅沟槽的下方。
9.一种半导体存储器的制造方法，其特征在于，包括：
提供一半导体衬底；
在所述半导体衬底上形成硬掩膜层；
进行光刻定义出栅沟槽的位置；
进行各向异性刻蚀，在所述半导体衬底内形成第一沟槽；
进行各向同性刻蚀，增大所述第一沟槽的宽度和深度；
在所述第一沟槽的表面形成栅介质层；
淀积第一层导电薄膜并回刻，在所述第一沟槽的两侧分别形成浮栅；
刻蚀掉暴露的栅介质层并继续对所述半导体衬底进行各向异性刻蚀，在所述半导体衬底内形成位于所述第一沟槽下方的第二沟槽；
覆盖所述第二沟槽的表面和所述浮栅的暴露表面形成绝缘介质层；
淀积第二层导电薄膜并回刻，在所述第一沟槽和所述第二沟槽内形成控制栅，所述控制栅通过所述绝缘介质层与所述浮栅和所述半导体衬底隔离。
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