CN104979355A - 半浮栅存储器单元及半浮栅存储器阵列 - Google Patents

Abstract

本发明属于动态随机存储器技术领域，具体涉及一种半浮栅存储器单元及半浮栅存储器阵列。本发明的半浮栅存储器单元包括：一个源区、一个漏区、一个U形沟道区、一个设有缺口的浮栅、在所述缺口内设有控制栅、在所述浮栅与漏区之间设有隧穿晶体管。本发明还揭示了由多个本发明的半浮栅存储器单元组成半浮栅存储器阵列。在半浮栅存储器阵列中，对选中的其中一个半浮栅存储器单元写入数据时，施加在字线和位线上的电压对其它半浮栅存储器单元的存储状态影响较小，提高了半导体存储器芯片的存储性能。

Description

半浮栅存储器单元及半浮栅存储器阵列

技术领域

本发明属于半导体存储器技术领域，涉及一种动态随机存储器，特别是涉及一种半浮栅存储器单元及其半浮栅存储器阵列。

背景技术

半导体存储器被广泛应用于各种电子产品之中。不同应用领域对半导体存储器的构造、性能和密度有着不同的要求。如静态随机存储器（SRAM）拥有很高的随机存取速度和较低的集成密度，而标准的动态随机存储器（DRAM）则具有很高的集成密度和中等的随机存取速度。当今随着半导体存储器市场需求的不断扩大，动态随机存储器技术加速发展，许多制约动态随机存储器产品应用的难题正在被不断攻克。

中国专利申请200810043070.X公开了一种“半导体存储器器件、半导体存储器阵列及写入方法”，该半导体存储器器件的工作原理是浮栅用于存储电荷，然后通过一个以漏极接触体为栅极的栅控二极管对浮栅进行充电或者放电。在由该半导体存储器单元组成的半导体存储器阵列中，对选中的其中一个半导体存储器单元的浮栅写入、擦除或读取数据时，施加在位线上的电压会同时作用于栅控二极管的栅极上，这对同一位线上的其它半导体存储器单元的存储状态将产生位线电压干扰，直接影响半导体存储器芯片的存储性能。

中国专利申请201310119651.8提出了一种U形沟道的半导体器件及其制造方法，该U形沟道的半导体器件沿电流沟道长度方向的剖面结构如图1所示，其原理是浮栅205用于存储电荷，然后通过一个以浮栅晶体管的控制栅207为栅极的栅控二极管对浮栅晶体管的浮栅205进行充电或者放电。在由该半导体器件单元组成的半导体存储器阵列中，对选中的其中一个半导体器件单元的浮栅写入、擦除或读取数据时，施加在字线上的电压会同时作用于栅控二极管的栅极上，这对同一字线上的其它半导体器件单元的存储状态将产生字线电压干扰，直接影响半导体存储器芯片的存储性能。

发明内容

本发明的目的是为克服现有技术的不足而提供一种半浮栅存储器单元及半浮栅存储器阵列，本发明能够降低半浮栅存储器阵列中一个半浮栅存储器单元进行写入、擦除或读取数据时，位线电压和字线电压对其它半浮栅存储器单元的存储状态产生的位线电压和字线电压干扰，从而有效地提高半导体存储器芯片的性能。

本发明的目的将通过以下技术方案实现：

一种半浮栅存储器单元，包括：

设有U形沟道区的第一种掺杂类型的半导体衬底；

在所述半导体衬底内设有第二种掺杂类型的源区和漏区，该源区和漏区凹陷在所述半导体衬底内，所述U形沟道区设于所述源区与漏区之间；

在U形沟道区上设有第一层绝缘薄膜；

在第一层绝缘薄膜上设有第一种掺杂类型的浮栅，该浮栅在靠近源区的一侧设有缺口；

设有包括第二层绝缘薄膜、栅极、源端、漏端的垂直沟道的隧穿晶体管，该隧穿晶体管的源端/漏端与所述浮栅相连，漏端/源端与所述漏区相连，第二层绝缘薄膜将栅极与漏区隔离；特别需要说明的是：该隧穿晶体管的源端/漏端与所述浮栅相连、漏端/源端与所述漏区相连是指，当隧穿晶体管的源端与浮栅相连，则漏端与漏区相连；当隧穿晶体管的漏端与浮栅相连时，则源端与漏区相连；

在所述缺口内设有控制栅以及第三层绝缘薄膜，第三层绝缘薄膜将控制栅与浮栅隔离。

优选的，上述的一种半浮栅存储器单元，其中：所述浮栅为多晶硅、钨或氮化钛中的任意一种。

优选的，上述的一种半浮栅存储器单元，其中：所述控制栅为多晶硅栅或金属栅。

优选的，上述的一种半浮栅存储器单元，其中：所述第一层绝缘薄膜、第二层绝缘薄膜、第三层绝缘薄膜的材质分别为氧化硅、氮化硅、氮氧化硅和具有高介电常数的绝缘材料中的一种或一种以上的叠层。

优选的，上述的一种半浮栅存储器单元，其中：所述第一种掺杂类型为p型掺杂、第二种掺杂类型为n型掺杂，或者所述第一种掺杂类型为n型掺杂、第二种掺杂类型为p型掺杂。

本发明提出的一种半浮栅存储器阵列，包括由多个如上述的任一半浮栅存储器单元，还包括设有多条源线、多条字线、多条选择线和多条位线，其中：

所述半浮栅存储器单元的源区与所述多条源线中的任意一条相连接；

所述半浮栅存储器单元的控制栅与所述多条字线中的任意一条相连接；

所述隧穿晶体管的栅极与所述多条选择线中的任意一条相连接；

所述半浮栅存储器单元的漏区与所述多条位线中的任意一条相连接；

所述多条字线中的任意一条和所述多条位线中的任意一条的组合可选中一个独立的半浮栅存储器单元。

本发明与现有技术相比其显著优点在于：

一是本发明将浮栅晶体管的控制栅和隧穿晶体管的栅极分开控制，在对选中的半浮栅存储器阵列中的其中一个半浮栅存储器单元进行写入、擦除或读取数据时，可以对隧穿晶体管的栅极施加不同于位线和字线的电压，从而可以减小位线电压和字线电压对半浮栅存储器阵列中的其它半浮栅存储器单元的存储状态的影响，提高半导体存储器芯片的存储性能；

二是本发明控制栅形成于浮栅靠近源区一侧的缺口内，而垂直沟道的隧穿晶体管的栅极形成于漏区之上，这样能够使浮栅晶体管的控制栅和隧穿晶体管的栅极通过自对准工艺形成，简化半浮栅存储器单元的制造工艺，进而降低制造难度和成本。

附图说明

图1是中国专利申请201310119651.8中的U形沟道的半导体器件的剖面示意图；

图2是本发明提出的半浮栅存储器单元的一个实施例的剖面示意图；

图3至图7是本发明提出的半浮栅存储器单元的一个实施例的制造工艺流程示意图；

图8是本发明提出的半浮栅存储器阵列的一个实施例的等效电路示意图。

具体实施方式

为清楚地说明本发明的具体实施方式，说明书附图中所列示图，放大了本发明所述的层和区域的厚度，且所列图形大小并不代表实际尺寸；附图是示意性的，不应限定本发明的范围。说明书中所列实施例不应仅限于附图中所示区域的特定形状，而是包括所得到的形状如制造引起的偏差等、再如刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本发明实施例中均以矩形表示。同时在下面的描述中，所使用的术语衬底可以理解为包括正在工艺加工中的半导体晶片，可能包括在其上所制备的其它薄膜层。

下面结合附图和实施例对本发明的具体实施方式作进一步详细的说明。

图2是本发明提出的半浮栅存储器单元的一个实施例的沿该半浮栅存储器单元的电流沟道长度方向的剖面图。如图2所示，本发明的半浮栅存储器单元包括一个具有第一种掺杂类型的半导体衬底300，半导体衬底300的材质为硅或绝缘体上的硅；凹陷在半导体衬底300内形成有具有第二种掺杂类型的源区305和漏区306，该第二种掺杂类型与第一种掺杂类型为相反的掺杂类型，如第一种掺杂类型为p型，则第二种掺杂类型为n型，或者第一种掺杂类型为n型，则第二种掺杂类型为p型；凹陷在半导体衬底300内且介于源区305与漏区306之间形成的U形沟道区30，当该半浮栅存储器单元开启时，电流会通过U形沟道区30在源区305和漏区306之间流动。

在U形沟道区30之上设有第一层绝缘薄膜301，该第一层绝缘薄膜301的材质为氧化硅、氮化硅、氮氧化硅和高介电常数的绝缘材料中的一种或一种以上的叠层，其中高介电常数的绝缘材料包括但不局限于为氧化铪；在第一层绝缘薄膜301上设有一个作为电荷存储节点的具有第一种掺杂类型的浮栅302，该浮栅302向漏区306的一侧延伸，且在靠近源区305的一侧形成有一个缺口32（示意的虚线框范围），浮栅302的材质为多晶硅、钨或氮化钛。

在浮栅302的缺口32内设有控制栅304a，在该控制栅304a与浮栅302之间设有第三层绝缘薄膜303a；控制栅304a可通过电容耦合作用于浮栅302之上；第三层绝缘薄膜303a的材质为氧化硅、氮化硅、氮氧化硅和高介电常数的绝缘材料中的一种或一种以上的叠层，其中高介电常数的绝缘材料包括但不局限于为氧化铪；控制栅304a的材质为多晶硅栅或金属栅。

在漏区306之上设有一个包含有源端/漏端313、漏端/源端311、栅极304b的垂直沟道的隧穿晶体管31，隧穿晶体管31的源端/漏端313与浮栅302相连接、漏端/源端311与漏区306相连接；源端/漏端313与漏端/源端311之间的衬底312为隧穿晶体管31的垂直沟道区；在栅极304b与源端/漏端313、漏端/源端311、漏区306之间设有第二层绝缘薄膜303b；该第二层绝缘薄膜303b的材质为氧化硅、氮化硅、氮氧化硅和高介电常数的绝缘材料中的一种或一种以上的叠层，其中高介电常数的绝缘材料包括但不局限于为氧化铪；栅极304b的材质为多晶硅栅或金属栅。

根据上述图2所示的半浮栅存储器单元结构，以下结合图3至图7进一步说明本发明半浮栅存储器单元制造方法的具体步骤：

步骤一，如图3所示，在具有第一种掺杂类型的半导体衬底300内形成浅沟槽隔离结构（该结构为业界所熟知的结构，图3中未示出），如该半导体衬底300为硅衬底；接着在该半导体衬底300的表面氧化生长一层氧化硅薄膜601，并在氧化硅薄膜601上继续生长一层氮化硅薄膜602，然后通过光刻工艺确定U形凹槽的位置，并以光刻胶为掩膜刻蚀氮化硅薄膜602和氧化硅薄膜601，停止在半导体衬底300的表面，剥除光刻胶后，以氮化硅薄膜602为掩膜对半导体衬底300进行刻蚀，在半导体衬底300内形成一个U形凹槽。

步骤二，在所形成的U形凹槽的表面生长第一层绝缘薄膜301，第一层绝缘薄膜301的材质为二氧化硅、氮化硅、氮氧化硅和具有高介电常数的绝缘材料中的一种或一种以上的叠层，其中高介电常数的绝缘材料包括但不局限于为氧化铪；接着，覆盖所形成的结构淀积具有第一种掺杂类型的第一层多晶硅，所淀积的第一层多晶硅应填满所形成的U形凹槽；然后，对所形成的第一层多晶硅进行回刻，刻蚀后剩余的第一层多晶硅3002的顶部位于氧化硅薄膜601之下，然后刻蚀掉外露的第一层绝缘薄膜301，并刻蚀掉氮化硅薄膜602和氧化硅薄膜601，如图4所示。

步骤三，在所形成结构的表面继续淀积具有第一种掺杂类型的第二层多晶硅，第二层多晶硅薄膜与剩余的第一层多晶硅薄膜组成多晶硅层；之后在多晶硅层之上淀积防反射层603，该防反射层603的材质可为氮氧化硅；之后通过光刻工艺确定浮栅的位置，并对多晶硅层进行刻蚀，然后刻蚀掉外露的第一层绝缘薄膜301；刻蚀后剩余的多晶硅层形成浮栅302，此时浮栅302在靠近源区的一侧会形成一个缺口32，该缺口32的深度由对多晶硅层进行刻蚀的条件控制；在形成多晶硅浮栅302的刻蚀过程中，由于半导体衬底300为硅衬底，因此半导体衬底300也会被部分刻蚀，如图5所示。

步骤四，覆盖所形成的结构形成一层绝缘薄膜303，该绝缘薄膜303的材质为二氧化硅、氮化硅、氮氧化硅和具有高介电常数的绝缘材料中的一种或一种以上的叠层，其中高介电常数的绝缘材料包括但不局限于为氧化铪；接着在绝缘薄膜303之上淀积形成第一层导电薄膜，该第一层导电薄膜可为掺杂的多晶硅，然后对第一层导电薄膜进行各向异性刻蚀，自对准的形成位于浮栅302的缺口内的控制栅304a和垂直沟道的隧穿晶体管的栅极304b，如图6所示。

步骤五，刻蚀掉外露的绝缘薄膜303，从而绝缘薄膜303被分割为位于控制栅304a与浮栅302之间的第三层绝缘薄膜303a以及位于隧穿晶体管的栅极304b与漏区之间的第二层绝缘薄膜303b；接着进行第二种掺杂类型的离子注入，在半导体衬底300内形成源区305和漏区306，最后进行高温退火，此时漏区306中的掺杂杂质和浮栅302中的掺杂杂质会分别进行扩散从而分别形成扩散区311（隧穿晶体管的漏端/源端311）和扩散区313（隧穿晶体管的源端/漏端313），如图7所示。

结合图8所示半浮栅存储器阵列实施例的等效电路，进一步说明本发明半浮栅存储器阵列的结构如下：

本发明的半浮栅存储器阵列由本发明所述的多个半浮栅存储器单元组成，图8为本发明的半浮栅存储器阵列实施例的等效电路图。在该实施例中：本发明的半浮栅存储器阵列包括多条源线（1001-1、1001-2、…、1001-x）、多条字线（1002-1、1002-2、…、1002-x）、多条选择线（1003-1、1003-2、…、1003-x）以及多条位线（2001-1、2001-2、…、2001-y），其中：半浮栅存储器单元的源区与多条源线（1001-1、1001-2、…、1001-x）中的任意一条相连接，半浮栅存储器单元的控制栅与多条字线（1002-1、1002-2、…、1002-x）中的任意一条相连接，隧穿晶体管的栅极与多条选择线（1003-1、1003-2、…、1003-x）中的任意一条相连接，半浮栅存储器单元的漏区与多条位线（2001-1、2001-2、…、2001-y）中的任意一条相连接；多条字线（1002-1、1002-2、…、1002-x）中的任意一条和多条位线（2001-1、2001-2、…、2001-y）中的任意一条的组合可以选中一个独立半导体感光单元，如多条字线中的字线1002-1和多条位线中的位线2001-1的组合可以选中独立的半导体感光单元1000-11。

本发明的具体实施方式中凡未涉到的说明属于本领域的公知技术，可参考公知技术加以实施。

以上具体实施方式及实施例是对本发明提出的一种半浮栅存储器单元及其半浮栅存储器阵列技术思想的具体支持，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在本技术方案基础上所做的任何等同变化或等效的改动，均仍属于本发明技术方案保护的范围。

Claims (6)

1.一种半浮栅存储器单元，包括：

设有U形沟道区的第一种掺杂类型的半导体衬底；

在所述半导体衬底内设有第二种掺杂类型的源区和漏区，该源区和漏区凹陷在所述半导体衬底内，所述U形沟道区设于所述源区与漏区之间；

在U形沟道区上设有第一层绝缘薄膜；

在第一层绝缘薄膜上设有第一种掺杂类型的浮栅，该浮栅在靠近源区的一侧设有缺口；

其特征在于：

设有包括第二层绝缘薄膜、栅极、源端、漏端的垂直沟道的隧穿晶体管，该隧穿晶体管的源端/漏端与所述浮栅相连，漏端/源端与所述漏区相连，第二层绝缘薄膜将栅极与漏区隔离；

在所述缺口内设有控制栅以及第三层绝缘薄膜，第三层绝缘薄膜将控制栅与浮栅隔离。

2.根据权利要求1所述的一种半浮栅存储器单元，其特征在于：所述浮栅为多晶硅、钨或氮化钛中的任意一种。

3.根据权利要求1所述的一种半浮栅存储器单元，其特征在于：所述栅极和控制栅分别为多晶硅栅或金属栅。

4.根据权利要求1所述的一种半浮栅存储器单元，其特征在于：所述第一层绝缘薄膜、第二层绝缘薄膜、第三层绝缘薄膜的材质分别为氧化硅、氮化硅、氮氧化硅和具有高介电常数的绝缘材料中的一种或一种以上的叠层。

5.根据权利要求1至4所述的一种半浮栅存储器单元，其特征在于：所述第一种掺杂类型为p型掺杂、第二种掺杂类型为n型掺杂，或者所述第一种掺杂类型为n型掺杂、第二种掺杂类型为p型掺杂。

6.一种半浮栅存储器阵列，其特征在于：包括多个如权利要求1至5所述的任一半浮栅存储器单元，还包括设有多条源线、多条字线、多条选择线和多条位线，其中：

所述半浮栅存储器单元的源区与所述多条源线中的任意一条相连接；

所述半浮栅存储器单元的控制栅与所述多条字线中的任意一条相连接；

所述隧穿晶体管的栅极与所述多条选择线中的任意一条相连接；

所述半浮栅存储器单元的漏区与所述多条位线中的任意一条相连接；

所述多条字线中的任意一条和所述多条位线中的任意一条的组合可选中一个独立的半浮栅存储器单元。