CN115241132A - 半导体结构及其形成方法 - Google Patents

Abstract

本发明实施例提供一种半导体结构及其形成方法，形成方法包括：提供基底以及位于所述基底上表面的介质层；图形化所述介质层以及所述基底，以形成多个沟槽，多个所述沟槽相互分立的位于所述核心区以及所述伪核心区；在所述核心区的所述沟槽内形成导电层，且所述导电层的顶面低于所述核心区的所述沟槽顶部开口；形成第一绝缘层，所述第一绝缘层填充满所述核心区的所述沟槽，所述第一绝缘层位于所述导电层的上表面；形成第二绝缘层，所述第二绝缘层填充满所述伪核心区的所述沟槽。本发明实施例提供的半导体结构及其形成方法，有利于提高半导体结构的性能。

Description

半导体结构及其形成方法

技术领域

本发明实施例涉及半导体领域，特别涉及一种半导体结构及其形成方法。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。

现有的工艺中形成的半导体结构，在工艺环境温度、压力等的影响下，阵列区中靠近阵列区和外围区的交界处的导电层容易流动产生杂质，降低半导体结构的稳定性，影响半导体结构的性能。

如何提高半导体结构的稳定性，成为本领域技术人员亟须解决的问题。

发明内容

本发明实施例提供一种半导体结构及其形成方法，有利于解决靠近半导体结构阵列区和外围区交界处的导电层外流的问题。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，所述半导体结构包括相邻的阵列区和外围区，所述阵列区包括核心区以及伪核心区，所述伪核心区与所述外围区相邻接，且所述伪核心区位于所述核心区与所述外围区之间，包括：提供基底以及位于所述基底上表面的介质层；图形化所述介质层以及所述基底，以形成多个沟槽，多个所述沟槽相互分立的位于所述核心区以及所述伪核心区；在所述核心区的所述沟槽内形成导电层，且所述导电层的顶面低于所述核心区的所述沟槽顶部开口；形成第一绝缘层，所述第一绝缘层填充满所述核心区的所述沟槽，所述第一绝缘层位于所述导电层的上表面；形成第二绝缘层，所述第二绝缘层填充满所述伪核心区的所述沟槽。

另外，还包括：在形成所述沟槽之后，形成所述导电层之前，形成掩膜层，所述掩膜层位于所述伪核心区和所述外围区的所述介质层的上表面；在形成所述导电层之后，去除所述掩膜层；在去除所述掩膜层之后，同时形成所述第一绝缘层和所述第二绝缘层。

另外，所述掩膜层还填充满所述伪核心区的所述沟槽。

另外，形成所述掩膜层的工艺步骤包括：形成初始掩膜层，所述初始掩膜层填充满每一所述沟槽，并且位于所述介质层的上表面；去除位于所述核心区的部分所述初始掩膜层，剩余的所述初始掩膜层作为所述掩膜层。

另外，形成所述导电层的步骤包括：形成初始导电层，所述初始导电层填充满所述核心区的所述沟槽，且位于所述核心区的所述介质层的上表面和所述掩膜层的上表面；去除位于所述核心区的所述介质层上表面和所述掩膜层上表面的部分所述初始导电层，并且去除位于所述核心区的所述沟槽内的部分所述初始导电层，剩余的所述初始导电层顶面低于所述核心区的所述沟槽顶部开口，剩余的所述初始导电层作为所述导电层。

另外，同时形成所述第一绝缘层和所述第二绝缘层的步骤包括：形成初始绝缘层，所述初始绝缘层填充满每一所述沟槽，且所述初始绝缘层位于所述介质层的上表面；去除位于所述介质层上表面的所述初始绝缘层，剩余的位于所述核心区的所述沟槽内的所述初始绝缘层作为所述第一绝缘层，剩余的位于所述伪核心区的所述沟槽内的所述初始绝缘层作为所述第二绝缘层。

另外，还包括：在形成所述沟槽之后，在形成所述导电层之前，形成掩膜层，所述掩膜层位于所述核心区的所述介质层上表面；在形成所述掩膜层之后，去除所述掩膜层之前，形成所述第二绝缘层；在形成所述导电层之前，去除所述掩膜层；在形成所述导电层之后，形成所述第一绝缘层。

另外，所述掩膜层还填充满所述核心区的所述沟槽。

另外，形成所述掩膜层的步骤包括：形成初始掩膜层，所述初始掩膜层填充满每一所述沟槽，且位于所述介质层的上表面；去除位于所述伪核心区和所述外围区的所述初始掩膜层，剩余的所述初始掩膜层作为所述掩膜层。

另外，形成所述第二绝缘层的步骤包括：形成初始第二绝缘层，所述初始第二绝缘层填充满所述伪核心区的所述沟槽，且位于所述伪核心区和所述外围区的所述介质层上表面，所述初始第二绝缘层还位于所述掩膜层的上表面；去除位于所述伪核心区和所述外围区的所述介质层上表面的所述初始第二绝缘层，并且去除位于所述掩膜层上表面的所述初始第二绝缘层，剩余的所述初始第二绝缘层作为所述第二绝缘层。

另外，形成所述导电层的步骤包括：形成初始导电层，所述初始导电层填充满所述核心区的所述沟槽，且位于所述介质层的上表面和所述第二绝缘层的上表面；去除位于所述介质层上表面和所述第二绝缘层上表面的所述初始导电层，并且去除位于所述核心区的所述沟槽内的部分所述初始导电层，剩余的所述初始导电层顶面低于所述核心区的所述沟槽顶部开口，剩余的所述初始导电层作为所述导电层。

另外，形成所述第一绝缘层的步骤包括：形成初始第一绝缘层，所述初始第一绝缘层填充满所述核心区的所述沟槽，且位于所述介质层的上表面和所述第二绝缘层的上表面，去除位于所述介质层上表面和所述第二绝缘层上表面的所述初始第一绝缘层，剩余的所述初始第一绝缘层作为所述第一绝缘层。

本发明实施例还提供一种半导体结构，所述半导体结构包括相邻的阵列区和外围区，所述阵列区包括核心区以及伪核心区，所述伪核心区与所述外围区相邻接，且所述伪核心区位于所述核心区与所述外围区之间，包括：基底以及位于所述基底上表面的介质层；沟槽，多个所述沟槽相互分立的位于所述核心区以及所述伪核心区；导电层，所述导电层位于所述核心区的所述沟槽内，且所述导电层的顶面低于所述核心区的所述沟槽顶部开口；第一绝缘层，所述第一绝缘层填充满所述核心区的所述沟槽，所述第一绝缘层位于所述导电层的上表面；第二绝缘层，所述第二绝缘层填充满所述伪核心区的所述沟槽。

另外，在垂直于所述沟槽侧壁的方向上，所述伪核心区的厚度为50纳米～500纳米。

与现有技术相比，本发明实施例提供的技术方案具有以下优点：

本发明实施例提供的半导体结构的形成方法中，在靠近外围区的伪核心区的沟槽内填充满第二绝缘层，第二绝缘层具有较好的稳定性，这样在后续的工艺中，即使在阵列区和外围区的交界处形成高度差，导致交界处附近的沟槽顶部密封性较差，但由于交界处附近的伪核心区内的沟槽填满的是具有较好稳定性的第二绝缘层，也不会因为环境温度、压力等产生外流现象，提高了半导体结构的性能。

另外，形成的掩膜层位于伪核心区和外围区的介质层的上表面，这样可以先在核心区的沟槽内形成导电层，在去除掩膜层之后，可以同时形成第一绝缘层和第二绝缘层，有利于提高形成工艺的效率。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。

图1为一种半导体结构的结构示意图；

图2～图10为本发明一实施例提供的半导体结构的形成方法中各步骤对应的结构示意图；

图11～图20为本发明另一实施例提供的半导体结构的形成方法中各步骤对应的结构示意图；

图21为本发明又一实施例提供的半导体结构的结构示意图。

具体实施方式

由背景技术可知，现有技术的半导体结构的性能有待提高。

图1为一种半导体结构的结构示意图。

参考图1，半导体结构包括相邻的阵列区A和外围区B，包括：基底400以及位于基底400上表面的介质层401；沟槽，多个沟槽相互分立的位于阵列区A；导电层404，导电层404位于沟槽内，且导电层404的顶面低于沟槽顶部开口；绝缘层405，绝缘层405填充满沟槽，绝缘层405位于导电层404的上表面；隔离层411，隔离层411位于阵列区A的介质层401的上表面和绝缘层405的上表面。

由于后续在阵列区A和外围区B形成的结构不同，所以可能导致阵列区A的介质层401的上表面和外围区B的介质层401的上表面的交界处具有高度差，进而可能导致隔离层411并不能完全密封沟槽内的导电层404和绝缘层405，同时由于在现有的制程工艺中，绝缘层405并不能完全与沟槽侧壁紧密接触，在绝缘层405和沟槽侧壁之间可能存在空隙。

因为靠近交界处的沟槽内具有流动性较高的导电层404，所以在后续的半导体结构的制程工艺中，受制程工艺中环境温度、压力等的影响，靠近交界处的沟槽内的导电层404容易通过空隙向外流动，形成杂质414，影响半导体结构的性能。

为解决上述问题，本发明实施提供一种半导体结构的形成方法中，在靠近外围区的伪核心区的沟槽内填充满第二绝缘层，第二绝缘层具有较好的稳定性，这样在后续的工艺中，即使在阵列区和外围区的交界处形成高度差，导致交界处附近的沟槽顶部密封性较差，但由于交界处附近的伪核心区内的沟槽填满的是具有较好稳定性的第二绝缘层，也不会因为环境温度压力等产生外流现象，提高了半导体结构的性能。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。

图2～图10为本发明一实施例提供的半导体结构的形成方法中各步骤对应的结构示意图。

参考图2，提供基底100以及位于基底100上表面的介质层101。

基底100作为形成半导体结构的工艺基础；半导体结构包括相邻的阵列区A和外围区B，阵列区A包括核心区A1以及伪核心区A2，伪核心区A2与外围区B相邻接，且伪核心区A2位于核心区A1与外围区B之间。

核心区A1与伪核心区A2相邻接；阵列区A的核心区A1后续用于形成存储阵列，伪核心区A2后续用于形成保护核心区A1的结构，外围区B用于形成外围电路。

在一些实施例中，在沿核心区A1、伪核心区A2以及外围区B的排列方向上，伪核心区A2的厚度可以为50纳米～500纳米，具体可以为100纳米、200纳米或300纳米；伪核心区A2的厚度处于此区间范围内，不会占据过多的空间，有利于减小半导体结构的尺寸。

本实施例中，基底100的材料为硅。在其他实施例中，衬底也可以为锗基底、锗硅基底、碳化硅基底或者绝缘体上的硅基底。

基底100包括多个相互分立的有源区以及相邻位于有源区之间的隔离结构；隔离结构的材料为绝缘材料，比如可以为二氧化硅、碳化硅或氮化硅，有源区内掺杂有N型离子或者P型离子。

介质层101的材料可以为氧化硅或高介电材料，高介电材料包括铁电陶瓷材料、氧化铝或氧化锆等。其中，高介电材料指的是相对介电常数大于氧化硅相对介电常数的材料，即高k材料。介质层101保护后续在基底100上形成存储阵列和外围电路时，形成工艺不会对基底100内的有源区造成影响，提高半导体结构的性能。

参考图3，图形化介质层101以及基底100，以形成多个沟槽102，多个沟槽102相互分立的位于核心区A1以及伪核心区A2。

具体地，核心区A1的基底100内具有至少一个沟槽102，伪核心区A2的基底100内具有至少一个沟槽102。后续在位于核心区A1的沟槽102内形成栅极结构，在位于伪核心区A2的沟槽102内形成保护导电层的结构。

在一些实施例中，在垂直于基底100上表面的方向上，位于核心区A1的沟槽102的深度与位于伪核心区A2的沟槽102的深度相同，由于核心区A1的沟槽102和伪核心区A2的沟槽102同时形成，不同区域的沟槽102的深度相同，有利于简化工艺。在其他实施例中，在垂直于基底上表面的方向上，位于核心区的沟槽的深度大于或小于位于伪核心区的沟槽的深度。

在一些实施例中，在沿核心区A1、伪核心区A2以及外围区B的排列方向上，位于伪核心区A2的沟槽102的宽度小于位于核心区A1的沟槽102的宽度，因为后续不需要在伪核心区A2的沟槽102内形成位线结构，所以对沟槽102的宽度没有要求，伪核心区A2的沟槽102宽度较小，有利于减小半导体结构的尺寸。在另一些实施例中，在沿阵列区、伪阵列区以及外围区的排列方向上，位于伪核心区的沟槽的宽度还可以大于或等于阵列区的沟槽的宽度。

本实施例中，采用干法刻蚀工艺去除部分介质层101和基底100，形成沟槽102。后续的工艺步骤包括：在核心区的沟槽内形成导电层，且导电层的顶面低于核心区的沟槽顶部开口；形成第一绝缘层，第一绝缘层填充满核心区的沟槽，第一绝缘层位于导电层的上表面；形成第二绝缘层，第二绝缘层填充满伪核心区的沟槽。

在靠近外围区B的伪核心区A2的沟槽102内填充满第二绝缘层106，第二绝缘层106具有较好的稳定性，这样在后续的工艺中，即使在阵列区A和外围区B的交界处形成高度差，导致交界处附近的沟槽102顶部密封性较差，但由于交界处附近的伪核心区A2内的沟槽102填满的是具有较好稳定性的第二绝缘层106，也不会因为环境温度压力等产生外流现象，提高了半导体结构的性能。

在一些实施例中，可以先形成导电层后形成第二绝缘层，以下将结合附图对形成步骤进行详细说明。

参考图4，形成初始掩膜层113，初始掩膜层113填充满每一沟槽102(参考图3)，并且位于介质层101的上表面。

后续利用初始掩膜层113形成掩膜层103，后续在形成导电层104的工艺步骤中，位于伪核心区A2的掩膜层103作为掩膜，保证不会在伪核心区A2形成导电层104。

本实施例中，初始掩膜层113具有较好的流动性，可以更好的填充位于伪核心区A2的沟槽102，保证了在形成导电层104时，不会在伪核心区A2的沟槽102内形成导电层104；初始掩膜层113的材料与基底100材料和介质层101的材料不同，保证在后续去除掩膜层103的时候，不会对基底100和介质层101产生影响；具体地，初始掩膜层113的材料可以为光刻胶。

本实施例中，采用旋转涂敷工艺形成初始掩膜层113，有利于快速形成初始掩膜层113，提高半导体结构形成工艺的效率。

在其他实施例中，初始掩膜层只填充沟槽顶部，不完全填充满沟槽。

参考图5，形成掩膜层103，掩膜层103位于伪核心区A2和外围区B的介质层101的上表面。

具体地，去除位于核心区A1的部分初始掩膜层113(参考图4)，剩余的初始掩膜层113作为掩膜层103。

本实施例中，掩膜层103遮盖伪核心区A2的沟槽102，在后续形成导电层104的时候，掩膜层103可以保证导电层无法进入位于伪核心区A2的沟槽102，这样形成的半导体结构，在伪核心区A2内不存在材料流动性较强的导电层104，伪核心区A2的沟槽102内只有后续形成的稳定性较高的第二绝缘层，不会因为环境温度压力等产生外流现象，提高了半导体结构的性能。

掩膜层103位于伪核心区A2和外围区B的介质层101的上表面，这样后续可以先在核心区A1的沟槽102内形成导电层104，在去除掩膜层103之后，可以同时形成第一绝缘层105和第二绝缘层106，有利于提高形成工艺的效率。

本实施例中，前述形成的初始掩膜层113填充满伪核心区A2的沟槽102，相应的，掩膜层103还填充满位于伪核心区A2的沟槽102。在其他实施例中，也可以覆盖伪核心区的沟槽的顶部开口，即未填充满伪核心区的沟槽。

在一些实施例中，去除位于核心区A1的部分初始掩膜层113的步骤可以为：在伪核心区A2和外围区B的初始掩膜层113上表面形成第二掩膜层，以第二掩膜层为掩膜，采用湿法刻蚀工艺去除位于核心区A1的初始掩膜层113，再去除第二掩膜层，其中，第二掩膜层的材料和初始掩膜层113的材料不同，保证在去除第二掩膜层的时候，不会对初始掩膜层产生影响。

参考图6，形成初始导电层114，初始导电层114填充满核心区A1的沟槽102(参考图3)，且位于核心区A1的介质层101的上表面和掩膜层103的上表面。

初始导电层114用于后续形成导电层104，作为栅极结构的导电结构。本实施例中，采用化学气相沉积工艺形成初始导电层114，化学气相沉积工艺可以快速形成初始导电层114。

本实施例中，初始导电层114的材料包括金属钨或氮化钛。采用金属钨或氮化钛形成初始导电层114，初始导电层114的电阻较低，所以后续依据初始导电层114形成的导电层104的电阻也较低，提高半导体结构的性能。

参考图7，去除位于核心区A1的介质层101上表面和掩膜层103上表面的部分初始导电层114(参考图6)，并且去除位于核心区A1的沟槽102(参考图3)内的部分初始导电层114，剩余的初始导电层114顶面低于核心区A1的沟槽102顶部开口，剩余的初始导电层114作为导电层104。

本实施例中，采用湿法刻蚀工艺去除位于核心区A1的介质层101上表面和掩膜层103上表面的部分初始导电层114，并且去除位于核心区A1的沟槽102内的部分初始导电层114，通过控制刻蚀速率和刻蚀时间，保证剩余的初始导电层114的顶面低于核心区A1的沟槽102顶部开口。

在其他实施例中，也可以采用干法刻蚀工艺对初始导电层进行刻蚀。

参考图8，在形成导电层104之后，去除掩膜层103(参考图7)。

本实施例中，采用灰化工艺去除掩膜层103，由于掩膜层103的材料与基底100的材料和介质层101的材料不同，在去除掩膜层103的过程中，不会对基底100和介质层101产生影响。

在一些实施例中，在去除掩膜层103(参考图7)之后，同时形成第一绝缘层105和第二绝缘层106。以下将结合图9和图10对第一绝缘层和第二绝缘层的形成步骤进行详细说明。

具体地，参考图9，形成初始绝缘层117，初始绝缘层117填充满每一沟槽102(参考图3)，且初始绝缘层117位于介质层101的上表面。

本实施例中，采用化学气相沉积工艺形成初始绝缘层117，初始绝缘层117的材料可以为氮化硅等硅化物绝缘材料。

位于核心区A1的沟槽102内的初始绝缘层117用于后续形成第一绝缘层105，作为栅极结构中导电结构的绝缘保护层；位于伪核心区A2的沟槽102内的初始绝缘层117用于后续形成第二绝缘层106，能保证在靠近阵列区A和外围区B的交界处的沟槽102内的是第二绝缘层，第二绝缘层具有较高的稳定性，在后续的工艺制程中，不会由于温度和压力等的变化造成第二绝缘层的外流，提高半导体结构的性能。

参考图10，去除位于介质层101上表面的初始绝缘层117(参考图9)，剩余的位于核心区A1的沟槽102(参考图3)内的初始绝缘层117作为第一绝缘层105，剩余的位于伪核心区A2的沟槽102内的初始绝缘层117作为第二绝缘层106。

本实施例中，同时形成第一绝缘层105和第二绝缘层106，有利于提高半导体结构的制程效率。

本实施例中，可以采用化学机械研磨工艺去除位于介质层101上表面的初始绝缘层117，保证形成的每个沟槽102内的第一绝缘层105或第二绝缘层106上表面平坦度较高。

可以理解的是，在另一些实施例中，也可以先形成第一绝缘层后形成第二绝缘层，如在去除掩膜层之前形成第一绝缘层，去除掩膜层之后形成第二绝缘层。

本实施例提供的半导体结构的形成方法中，在靠近外围区B的伪核心区A2的沟槽102内形成第二绝缘层106，第二绝缘层106具有较好的稳定性，这样在后续的工艺中，即使在阵列区A和外围区B的交界处形成高度差，导致交界处附近的沟槽顶部密封性较差，但由于交界处附近的伪核心区A2内的沟槽内填充满的是具有较好稳定性的第二绝缘层106，不会因为环境温度压力等产生外流现象，提高了半导体结构的性能；而且先形成导电层104后形成第二绝缘层106，形成第二绝缘层106的步骤对在核心区A1形成导电层104的步骤没有影响；同时形成第一绝缘层105和第二绝缘层106，有利于提高半导体结构的制程效率。

本发明另一实施例提供另一种半导体结构的形成方法，与第一实施例的主要区别包括，先形成第二绝缘层后形成导电层，以下将结合附图对本实施例提供的半导体结构的形成方法进行详细说明。

图11～图20为本发明另一实施例提供的半导体结构的形成方法中各步骤对应的结构示意图。

参考图11，半导体结构包括相邻的阵列区A和外围区B，阵列区A包括核心区A1以及伪核心区A2，伪核心区A2与外围区B相邻接，且伪核心区A2位于核心区A1与外围区B之间；提供基底200以及位于基底200上表面的介质层201；图形化介质层201以及基底200，以形成多个沟槽202，多个沟槽202相互分立的位于核心区A1以及伪核心区A2。

其中，基底200、介质层201和沟槽202与第一实施例相同的地方参考第一实施例的描述，这里不再赘述。

本实施例中，可以先形成第二绝缘层后形成导电层，以下将结合附图对形成步骤进行详细说明。

参考图12，形成初始掩膜层213，初始掩膜层213填充满每一沟槽202(参考图11)，且位于介质层201的上表面。

后续利用初始掩膜层213形成掩膜层203，后续在形成导电层204的工艺步骤中，位于伪核心区A2的掩膜层203作为掩膜，保证不会在伪核心区A2形成导电层204。

本实施例中，初始掩膜层213具有较好的流动性，可以更好的填充位于伪核心区A2的沟槽202，保证了在形成导电层204时，不会在伪核心区A2的沟槽202内形成导电层204；初始掩膜层213的材料与基底200材料和介质层201的材料不同，保证在后续去除掩膜层203的时候，不会对基底200和介质层201产生影响；具体地，初始掩膜层213的材料可以为光刻胶。

本实施例中，采用旋转涂敷工艺形成初始掩膜层213，有利于快速形成初始掩膜层213，提高半导体结构形成工艺的效率。

在其他实施例中，初始掩膜层只填充沟槽顶部，不完全填充满沟槽。

参考图13，形成掩膜层203，掩膜层203位于核心区A1的介质层201上表面。

具体地，去除位于伪核心区A2和外围区B的初始掩膜层213，剩余的初始掩膜层213作为掩膜层203。

本实施例中，掩膜层203遮盖核心区A1的沟槽202，在后续形成第二绝缘层的时候，掩膜层203可以保证第二绝缘层无法进入位于核心区A1的沟槽202，保证在伪核心区A2形成第二绝缘层的同时，可以先在核心区A1形成导电层，再形成绝缘层。

掩膜层203位于核心区A1的介质层201上表面，保证了可以先在伪核心区A2形成第二绝缘层，在保证阵列区A和外围区B的交界处结构稳定性之后，再在核心区A1形成栅极结构。

本实施例中，前述形成的初始掩膜层213填充满核心区A1的沟槽202，相应的，掩膜层203还填充满核心区A1的沟槽202。在其他实施例中，也可以覆盖核心区的沟槽的顶部开口，即未填充满核心区的沟槽。

在一些实施例中，去除位于伪核心区A2和外围区B的初始掩膜层213的步骤可以为：在核心区A1的初始掩膜层213上表面形成第二掩膜层，以第二掩膜层为掩膜，采用灰化工艺去除位于伪核心区A2和外围区B的初始掩膜层213，再去除第二掩膜层，其中，第二掩膜层的材料和初始掩膜层213的材料不同，保证在去除第二掩膜层的时候，不会对初始掩膜层产生影响。

参考图14，形成初始第二绝缘层216，初始第二绝缘层216填充满伪核心区A2的沟槽202，且位于伪核心区A2和外围区B的介质层201上表面，初始第二绝缘层216还位于掩膜层203的上表面。

本实施例中，采用化学气相沉积工艺形成初始第二绝缘层216，初始第二绝缘层216的材料为氮化硅等硅化物绝缘材料。

位于伪核心区A2的沟槽202内的初始第二绝缘层216用于后续形成第二绝缘层，能保证在阵列区A和外围区B的交界处附近的沟槽202内的是第二绝缘层，第二绝缘层具有较高的稳定性，在后续的工艺制程中，不会由于温度和压力等的变化造成第二绝缘层的外流，提高半导体结构的性能。

参考图15，在形成掩膜层203之后，去除掩膜层203之前，形成第二绝缘层206，第二绝缘层206填充满位于伪核心区A2的沟槽202。

具体地，去除位于伪核心区A2和外围区B的介质层201上表面的初始第二绝缘层216(参考图14)，并且去除位于掩膜层203上表面的初始第二绝缘层216，剩余的初始第二绝缘层216作为第二绝缘层206。

本实施例中，采用湿法刻蚀工艺去除部分初始第二绝缘层216，剩余的初始第二绝缘层216作为第二绝缘层206，湿法刻蚀工艺可以快速的去除部分初始第二绝缘层216，提高半导体结构的制程效率。

先在伪核心区A2的沟槽202内形成第二绝缘层206，再在核心区A1的沟槽内依次形成导电层不会对在核心区A1形成栅极结构的工艺产生影响。

参考图16，去除掩膜层203(参考图15)。

本实施例中，采用灰化工艺去除掩膜层203，由于掩膜层203的材料与基底200的材料和介质层201的材料不同，在去除掩膜层203的过程中，不会对基底200和介质层201产生影响。

参考图17，形成初始导电层214，初始导电层214填充满核心区A1的沟槽202(参考图11)，且位于介质层201的上表面和第二绝缘层206的上表面。

初始导电层214用于后续形成导电层204，作为栅极结构的导电结构。本实施例中，采用化学气相沉积工艺形成初始导电层214，化学气相沉积工艺可以快速形成初始导电层214。

本实施例中，初始导电层214的材料包括金属钨或氮化钛。采用金属钨或氮化钛形成初始导电层214，初始导电层214的电阻较低，所以后续依据初始导电层214形成的导电层204的电阻也较低，提高半导体结构的性能。

参考图18，去除位于介质层201上表面和第二绝缘层206上表面的初始导电层214(参考图17)，并且去除位于核心区A1的沟槽202内的部分初始导电层214，剩余的初始导电层214顶面低于核心区A1的沟槽202顶部开口，剩余的初始导电层214作为导电层204。

本实施例中，采用湿法刻蚀工艺去除位于介质层201上表面和第二绝缘层206上表面的部分初始导电层214，并且去除位于核心区A1的沟槽202内的部分初始导电层214，通过控制刻蚀速率和刻蚀时间，保证剩余的初始导电层214的顶面低于核心区A1的沟槽202顶部开口。

在其他实施例中，也可以采用干法刻蚀工艺对初始导电层进行刻蚀。

参考图19，形成初始第一绝缘层215，初始第一绝缘层215填充满核心区A1的沟槽202，且位于介质层201的上表面和第二绝缘层206的上表面。

本实施例中，采用化学气相沉积工艺形成初始第一绝缘层215，初始第一绝缘层215的材料可以为氮化硅等硅化物绝缘材料。

位于核心区A1的沟槽202内的初始第一绝缘层215用于后续形成第一绝缘层205，作为栅极结构中导电结构的绝缘保护层。

参考图20，形成第一绝缘层205。第一绝缘层205填充满位于核心区A1的沟槽202，且第一绝缘层205位于导电层204的上表面。

具体地，去除位于介质层201上表面和第二绝缘层206上表面的初始第一绝缘层215，剩余的初始第一绝缘层215作为第一绝缘层205。

本实施例中，可以采用化学机械研磨工艺去除位于介质层201上表面和第二绝缘层206上表面的初始第一绝缘层215，保证形成的位于核心区A1的沟槽202内的第一绝缘层205上表面平坦度较高。

在另一些实施例中，形成导电层、第一绝缘层和第二绝缘层的步骤可以为：在形成沟槽之后，在每一沟槽内形成初始第二绝缘层；在位于伪核心区的初始第二绝缘层上表面形成掩膜层；以掩膜层为掩膜，去除位于核心区的初始第二绝缘层，剩余的初始第二绝缘层作为第二绝缘层；在位于核心区的沟槽内形成导电层，导电层的上表面低于沟槽的开口顶部；再形成填充满核心区的沟槽的第一绝缘层。

本实施例提供的半导体结构的形成方法中，先形成第二绝缘层206，再在核心区A1的沟槽202中依次形成导电层204和第一绝缘层205，能保证在靠近阵列区A和外围区B的交界处的沟槽202内的是第二绝缘层206，第二绝缘层206具有较高的稳定性，在后续的工艺制程中，不会由于温度和压力等的变化造成第二绝缘层206的外流，提高半导体结构的性能；而且先形成第二绝缘层206后形成导电层204，不会对在核心区A1形成栅极结构的工艺产生影响。

本发明又一实施例提供一种半导体结构，该半导体结构可以基于第一实施例或第二实施例的半导体结构的形成方法形成，以下将结合附图对本发明又一实施例提供的半导体结构进行详细说明。

图21为本发明又一实施例提供的半导体结构的结构示意图。

参考图21，半导体结构包括相邻的阵列区A和外围区B，阵列区A包括核心区A1以及伪核心区A2，伪核心区A2与外围区B相邻接，且伪核心区A2位于核心区A1与外围区B之间，包括：基底300以及位于基底300上表面的介质层301；沟槽，多个沟槽相互分立的位于核心区A1以及伪核心区A2；导电层304，导电层304位于核心区A1的沟槽内，且导电层304的顶面低于核心区A1的沟槽顶部开口；第一绝缘层305，第一绝缘层305填充满核心区A1的沟槽，第一绝缘层305位于导电层304的上表面；第二绝缘层306，第二绝缘层306填充满伪核心区A2的沟槽。

核心区A1与伪核心区A2相邻接；阵列区A的核心区A1后续用于形成存储阵列，伪核心区A2后续用于形成保护核心区A1的结构，外围区B用于形成外围电路。

在一些实施例中，在垂直于沟槽侧壁的方向上，伪核心区A2的厚度可以为50纳米～500纳米，具体可以为100纳米、200纳米或300纳米；伪核心区A2的厚度处于此区间范围内，不会占据过多的空间，有利于减小半导体结构的尺寸。

本实施例中，基底300的材料为硅。在其他实施例中，衬底也可以为锗基底、锗硅基底、碳化硅基底或者绝缘体上的硅基底。

基底300包括多个相互分立的有源区以及相邻位于有源区之间的隔离结构；隔离结构的材料为绝缘材料，比如可以为二氧化硅、碳化硅或氮化硅，有源区内掺杂有N型离子或者P型离子。

介质层301的材料可以为氧化硅或高介电材料，高介电材料包括铁电陶瓷材料、氧化铝或氧化锆等。其中，高介电材料指的是相对介电常数大于氧化硅相对介电常数的材料，即高k材料。介质层301保护后续在基底300上形成存储阵列和外围电路时，形成工艺不会对基底300内的有源区造成影响，提高半导体结构的性能。

具体地，核心区A1的基底300内具有至少一个沟槽，伪核心区A2的基底300内具有至少一个沟槽。在位于核心区A1的沟槽内具有栅极结构，在位于伪核心区A2的沟槽内具有保护导电层304的结构。

在一些实施例中，在垂直于基底300上表面的方向上，位于核心区A1的沟槽的深度与位于伪核心区A2的沟槽的深度相同。在其他实施例中，在垂直于基底上表面的方向上，位于核心区的沟槽的深度大于或小于位于伪核心区的沟槽的深度。

在一些实施例中，在沿核心区A1、伪核心区A2以及外围区B的排列方向上，位于伪核心区A2的沟槽的宽度小于位于核心区A1的沟槽的宽度，伪核心区A2的沟槽宽度较小，有利于减小半导体结构的尺寸。在另一些实施例中，在沿阵列区、伪阵列区以及外围区的排列方向上，位于伪核心区的沟槽的宽度还可以大于或等于阵列区的沟槽的宽度。

本实施例中，导电层304作为栅极结构的导电结构，导电层304的材料包括金属钨或氮化钛。采用金属钨或氮化钛形成的导电层304的电阻较低，有利于提高半导体结构的性能。

本实施例中，第一绝缘层305和第二绝缘层306的材料相同，具体可以为氮化硅等硅化物绝缘材料。在其他实施例中，第一绝缘层的材料可以和第二绝缘层的材料不同。

位于核心区A1的沟槽内的第一绝缘层305，作为栅极结构中导电结构的绝缘保护层；位于伪核心区A2的沟槽内的第二绝缘层306，能保证在靠近阵列区A和外围区B的交界处的沟槽内的是第二绝缘层306，第二绝缘层306具有较高的稳定性，在后续的工艺制程中，不会由于温度和压力等的变化造成第二绝缘层的外流，提高半导体结构的性能。

本实施例提供的半导体结构，具有伪核心区A2，伪核心区A2位于阵列区A和外围区B的交界处，伪核心区A2的沟槽内具有稳定性较高的第二绝缘层306，这样在后续的工艺中，即使在阵列区A和外围区B的交界处形成高度差，导致交界处附近的沟槽顶部密封性较差，但由于交界处附近的伪核心区A2内的沟槽内填充满的是具有较好稳定性的第二绝缘层306，不会因为环境温度压力等产生外流现象，提高了半导体结构的性能。

本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (14)

1.一种半导体结构的形成方法，所述半导体结构包括相邻的阵列区和外围区，所述阵列区包括核心区以及伪核心区，所述伪核心区与所述外围区相邻接，且所述伪核心区位于所述核心区与所述外围区之间，其特征在于，包括：

提供基底以及位于所述基底上表面的介质层；

图形化所述介质层以及所述基底，以形成多个沟槽，多个所述沟槽相互分立的位于所述核心区以及所述伪核心区；

在所述核心区的所述沟槽内形成导电层，且所述导电层的顶面低于所述核心区的所述沟槽顶部开口；

形成第一绝缘层，所述第一绝缘层填充满所述核心区的所述沟槽，所述第一绝缘层位于所述导电层的上表面；

形成第二绝缘层，所述第二绝缘层填充满所述伪核心区的所述沟槽。

2.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在形成所述沟槽之后，形成所述导电层之前，形成掩膜层，所述掩膜层位于所述伪核心区和所述外围区的所述介质层的上表面；在形成所述导电层之后，去除所述掩膜层；在去除所述掩膜层之后，同时形成所述第一绝缘层和所述第二绝缘层。

3.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述掩膜层还填充满所述伪核心区的所述沟槽。

4.根据权利要求3所述的半导体结构的形成方法，其特征在于，形成所述掩膜层的工艺步骤包括：形成初始掩膜层，所述初始掩膜层填充满每一所述沟槽，并且位于所述介质层的上表面；

去除位于所述核心区的部分所述初始掩膜层，剩余的所述初始掩膜层作为所述掩膜层。

5.根据权利要求2所述的半导体结构的形成方法，其特征在于，形成所述导电层的步骤包括：形成初始导电层，所述初始导电层填充满所述核心区的所述沟槽，且位于所述核心区的所述介质层的上表面和所述掩膜层的上表面；

去除位于所述核心区的所述介质层上表面和所述掩膜层上表面的部分所述初始导电层，并且去除位于所述核心区的所述沟槽内的部分所述初始导电层，剩余的所述初始导电层顶面低于所述核心区的所述沟槽顶部开口，剩余的所述初始导电层作为所述导电层。

6.根据权利要求2所述的半导体结构的形成方法，其特征在于，同时形成所述第一绝缘层和所述第二绝缘层的步骤包括：形成初始绝缘层，所述初始绝缘层填充满每一所述沟槽，且所述初始绝缘层位于所述介质层的上表面；

去除位于所述介质层上表面的所述初始绝缘层，剩余的位于所述核心区的所述沟槽内的所述初始绝缘层作为所述第一绝缘层，剩余的位于所述伪核心区的所述沟槽内的所述初始绝缘层作为所述第二绝缘层。

7.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在形成所述沟槽之后，在形成所述导电层之前，形成掩膜层，所述掩膜层位于所述核心区的所述介质层上表面；

在形成所述掩膜层之后，去除所述掩膜层之前，形成所述第二绝缘层；

在形成所述导电层之前，去除所述掩膜层；

在形成所述导电层之后，形成所述第一绝缘层。

8.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述掩膜层还填充满所述核心区的所述沟槽。

9.根据权利要求8所述的半导体结构的形成方法，其特征在于，形成所述掩膜层的步骤包括：形成初始掩膜层，所述初始掩膜层填充满每一所述沟槽，且位于所述介质层的上表面；去除位于所述伪核心区和所述外围区的所述初始掩膜层，剩余的所述初始掩膜层作为所述掩膜层。

10.根据权利要求7所述的半导体结构的形成方法，其特征在于，形成所述第二绝缘层的步骤包括：形成初始第二绝缘层，所述初始第二绝缘层填充满所述伪核心区的所述沟槽，且位于所述伪核心区和所述外围区的所述介质层上表面，所述初始第二绝缘层还位于所述掩膜层的上表面；去除位于所述伪核心区和所述外围区的所述介质层上表面的所述初始第二绝缘层，并且去除位于所述掩膜层上表面的所述初始第二绝缘层，剩余的所述初始第二绝缘层作为所述第二绝缘层。

11.根据权利要求7所述的半导体结构的形成方法，其特征在于，形成所述导电层的步骤包括：形成初始导电层，所述初始导电层填充满所述核心区的所述沟槽，且位于所述介质层的上表面和所述第二绝缘层的上表面；去除位于所述介质层上表面和所述第二绝缘层上表面的所述初始导电层，并且去除位于所述核心区的所述沟槽内的部分所述初始导电层，剩余的所述初始导电层顶面低于所述核心区的所述沟槽顶部开口，剩余的所述初始导电层作为所述导电层。

12.根据权利要求7所述的半导体结构的形成方法，其特征在于，形成所述第一绝缘层的步骤包括：形成初始第一绝缘层，所述初始第一绝缘层填充满所述核心区的所述沟槽，且位于所述介质层的上表面和所述第二绝缘层的上表面，去除位于所述介质层上表面和所述第二绝缘层上表面的所述初始第一绝缘层，剩余的所述初始第一绝缘层作为所述第一绝缘层。

13.一种半导体结构，所述半导体结构包括相邻的阵列区和外围区，所述阵列区包括核心区以及伪核心区，所述伪核心区与所述外围区相邻接，且所述伪核心区位于所述核心区与所述外围区之间，其特征在于，包括：

基底以及位于所述基底上表面的介质层；

沟槽，多个所述沟槽相互分立的位于所述核心区以及所述伪核心区；

导电层，所述导电层位于所述核心区的所述沟槽内，且所述导电层的顶面低于所述核心区的所述沟槽顶部开口；

第一绝缘层，所述第一绝缘层填充满所述核心区的所述沟槽，所述第一绝缘层位于所述导电层的上表面；

第二绝缘层，所述第二绝缘层填充满所述伪核心区的所述沟槽。

14.根据权利要求13所述的半导体结构，其特征在于，在垂直于所述沟槽侧壁的方向上，所述伪核心区的厚度为50纳米～500纳米。

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